JPS6322091B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、記憶している内容を２値情報の
“１”“０”に対応する±Ｖと、故障情報に対応す
る零の３値で与える記憶回路を用いた計数装置に
関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention provides stored contents as three values: ±V corresponding to binary information "1" and "0" and zero corresponding to failure information. The present invention relates to a counting device using a memory circuit.

従来の技術及び発明が解決しようとする問題点 ICメモリ、コアメモリ等を用いた従来のカウ
ンタは、記憶内容（計数値）を２情報の“１”と
“０”に対応する＋Ｖと零、又は−Ｖと零の２種
類で与えるにすぎないため、記憶回路が故障して
いても、記憶出力が“１”又は“０”のいずれか
で与えられ、従つて信頼性が低い。Problems to be solved by the conventional technology and invention Conventional counters using IC memory, core memory, etc. store the stored contents (count values) as +V and zero, which correspond to two pieces of information "1" and "0". Or, since it is only given in two types, -V and zero, even if the memory circuit is out of order, the memory output is given as either "1" or "0", and therefore reliability is low.

本発明者は、記憶素子としてコアメモリを用
い、かつその記憶出力を非対称誤り素子を用いて
３値で与えるようにした記憶回路を提案した（特
願昭54−49960号）。 The present inventor proposed a memory circuit that uses a core memory as a memory element and provides the memory output in three values using an asymmetric error element (Japanese Patent Application No. 49960/1982).

この記憶回路は、コアに記憶された情報が破壊
されない強さの励振信号で前記コアを励振して、
前記励振信号の偶数調波を取出し、取出した偶数
調波の位相をフエールセーフに作られた処理回路
により判定して、コアの記憶内容（２値情報の
“１”“０”）に対応する±Ｖの他に故障情報φに
対応する零を出力するようにしたものである。 This storage circuit excites the core with an excitation signal strong enough not to destroy information stored in the core,
The even harmonics of the excitation signal are extracted, and the phase of the extracted even harmonics is determined by a fail-safe processing circuit to correspond to the memory contents of the core (binary information "1" and "0"). In addition to ±V, zero corresponding to failure information φ is output.

本発明は、上述の記憶回路を複数個用いた計数
装置を提供することを目的とする。 An object of the present invention is to provide a counting device using a plurality of the above-mentioned memory circuits.

問題点を解決するための手段 この目的を達成するために本発明は、上述の記
憶回路を複数個設け、かつ計数すべき信号（計数
信号）数に応じて各記憶回路を順にセツト（又
は、リセツト）して、計数信号数と同数の記憶回
路をセツト（又は、リセツト）する。この場合、
セツト（又は、リセツト）する記憶回路の選択を
誤ると、計数信号数と同数の記憶回路をセツト
（又は、リセツト）することができず、正確に計
数することができない。Means for Solving the Problems In order to achieve this object, the present invention provides a plurality of the above-mentioned memory circuits, and sets each memory circuit in order (or (reset) and set (or reset) the same number of memory circuits as the number of counting signals. in this case,
If the selection of memory circuits to be set (or reset) is incorrect, it will not be possible to set (or reset) the same number of memory circuits as the number of counting signals, and accurate counting will not be possible.

そこで、本発明は、順序回路に作られた書込回
路を記憶回路毎に設けて、各書込回路で対応する
記憶回路をセツト（又は、リセツト）すべきか否
かを決定することによつて各記憶回路を正しい順
序でセツト（又は、リセツト）することができる
ようにした。 Therefore, the present invention provides a write circuit formed as a sequential circuit for each memory circuit, and each write circuit determines whether or not to set (or reset) the corresponding memory circuit. Each memory circuit can be set (or reset) in the correct order.

また、本発明は、記憶回路が正しくセツト（又
は、リセツト）されたか否かをチエツクするため
の判定回路を各記憶回路に対応するよう付加し、
信頼性の高い計数装置を提供するようにした。 Further, the present invention adds a determination circuit corresponding to each memory circuit to check whether the memory circuit has been correctly set (or reset),
The aim is to provide a highly reliable counting device.

実施例 以下、本発明を図面に示す実施例に基づいて説
明する。Embodiments Hereinafter, the present invention will be described based on embodiments shown in the drawings.

第１実施例 第１図は、本発明の第１実施例を示すものであ
つて、同図において１ａ，１ｂ………１ｎはコア
メモリ１１を用いた記憶回路、１ｚは位相判定用
の基準信号Ａの発生回路、２ａ，２ｂ………２ｎ
は前記記憶回路１ａ，１ｂ………１ｎへの書込信
号Ba，Bb………Bnを発生する書込回路、３ａ，
３ｂ………３ｎは前記記憶回路に情報が書込まれ
たか否かを判定する判定回路、４ａ，４ｂ………
４ｎは前記記憶回路の故障を検知する故障検出回
路、５は前記故障検出回路４ａ，４ｂ………４ｎ
の各出力信号のオア条件で故障信号を出力するオ
ア回路、６は前述した各コアメモリを励振する励
振信号Ｃの発生回路、７はリセツト信号Ｄの入力
端子、８はクロツク信号Ｅの発生回路８、９は基
準位相セツト信号Ｆの入力端子、１０は計数信号
Ｇの入力端子である。書込回路２ａ，２ｂ………
２ｎ、判定回路３ａ，３ｂ………３ｎ、及び故障
検出回路４ａ，４ｂ………４ｎは、それぞれ記憶
回路１ａ，１ｂ………１ｎに個々に対応されてい
る。First Embodiment FIG. 1 shows a first embodiment of the present invention, in which 1a, 1b...1n are storage circuits using a core memory 11, and 1z is a reference for phase determination. Signal A generation circuit, 2a, 2b...2n
are write circuits that generate write signals Ba, Bb...Bn to the memory circuits 1a, 1b...1n, 3a,
3b...3n is a determination circuit that determines whether information has been written into the storage circuit, 4a, 4b...
4n is a failure detection circuit for detecting a failure in the storage circuit; 5 is the failure detection circuit 4a, 4b...4n
6 is an excitation signal C generation circuit for exciting each core memory, 7 is an input terminal for reset signal D, and 8 is a clock signal E generation circuit. 8 and 9 are input terminals for the reference phase set signal F, and 10 is an input terminal for the count signal G. Write circuits 2a, 2b...
2n, determination circuits 3a, 3b...3n, and failure detection circuits 4a, 4b...4n correspond to memory circuits 1a, 1b...1n, respectively.

クロツク信号Ｅと計数信号Ｇは、±Ｖに変化す
るパルス信号であり、かつクロツク信号Ｅの周波
数は、計数信号の一つのパルス期間の間に複数回
変化するような値に選ばれている。 Clock signal E and count signal G are pulse signals that vary ±V, and the frequency of clock signal E is selected to be such that it changes multiple times during one pulse period of the count signal.

各コアメモリ１１は、コア１１０と、該コアに
巻回された４個の巻線１１１，１１２，１１３，
１１４とでそれぞれ構成されており、かつ第１巻
線１１１に励振信号Ｃが、第２巻線１１２にリセ
ツト信号Ｄが、第３巻線１１３に書込信号Ba，
Bb………Bnがそれぞれ入力され、第４巻線１１
４が出力用に利用される。第２巻線１１２と第３
巻線１１３は、コア１１０が逆向きに励磁される
ように巻回されている。各コアメモリ１１は、リ
セツト信号Ｄによつてイニシヤルリセツトされ、
対応する書込回路２ａ，２ｂ………２ｎから＋Ｖ
の書込信号Ba，Bb………Bnが入力するとセツト
される。 Each core memory 11 includes a core 110 and four windings 111, 112, 113,
114, and the first winding 111 receives the excitation signal C, the second winding 112 receives the reset signal D, and the third winding 113 receives the write signals Ba,
Bb......Bn are input respectively, and the fourth winding 11
4 is used for output. The second winding 112 and the third
The winding 113 is wound so that the core 110 is excited in the opposite direction. Each core memory 11 is initially reset by a reset signal D,
+V from corresponding write circuits 2a, 2b...2n
It is set when the write signals Ba, Bb...Bn are input.

前記励振信号Ｃは、各コアメモリ１１が励振さ
れても、記憶している内容が破壊されない微少な
電流であり、たとえばコア１１０の磁化曲線が第
２図イに示す曲線BHであるとすると、記憶され
ている内容（セツトされているか、リセツトされ
ているか）に応じて、コア１１０の磁束密度が励
振信号Ｃにより範囲BH₁，BH′₁内で変化する。
従つて、コアが励振信号Ｃにより励振されると、
セツトされているか、リセツトされているかに応
じて第２図ロとハに示す信号が逆位相となつて第
４巻線１１４に誘起される。 The excitation signal C is a minute current that does not destroy the stored contents even if each core memory 11 is excited. For example, assuming that the magnetization curve of the core 110 is the curve BH shown in FIG. 2A, Depending on the stored content (set or reset), the magnetic flux density of the core 110 changes within the range BH ₁ , BH' ₁ due to the excitation signal C.
Therefore, when the core is excited by the excitation signal C,
Depending on whether it is set or reset, the signals shown in FIG. 2B and C are induced in the fourth winding 114 with opposite phases.

各記憶回路１ａ，１ｂ………１ｎは、“１”
“２”………“Ｎ”の重みが順につけられており、
コアメモリ１１の他に、前記第４巻線１１４に誘
起された信号から励振信号Ｃの２倍の周波数の信
号を取出すバンドパスフイルタ１２と、このバン
ドパスフイルタ１２の出力信号を増巾する増巾器
１３と、この増巾器１３の出力信号を波形成形し
て矩形波信号に変換する波形変換器１４と、この
波形変換器１４の出力信号P₃を用いて記憶内容
を判定する判定回路１５とをそれぞれ備えてい
る。波形変換器１４の出力信号は、増巾器１３の
出力信号と同位相である。判定回路１５は、波形
変換器１４の出力信号と、基準信号Ａとの位相を
比較して記憶内容を判定する回路であり、波形変
換器１４と交流的に結合され（一般的にはコンデ
ンサ結合）、閾値発振回路と、その出力信号を整
流して正又は負の信号（＋Ｖ又は−Ｖ）を出力す
る整流回路とを用いてフエールセーフの３値論理
に作られた論理回路から成る２個の位相検出回路
１６，１７と、両位相検出回路の出力を合成する
合成回路１８とで構成されている。 Each memory circuit 1a, 1b...1n is "1"
"2"......"N" weights are assigned in order,
In addition to the core memory 11, there is also a bandpass filter 12 for extracting a signal with twice the frequency of the excitation signal C from the signal induced in the fourth winding 114, and an amplifier for amplifying the output signal of the bandpass filter 12. An amplifier 13, a waveform converter 14 that shapes the output signal of the amplifier 13 and converts it into a rectangular wave signal, and a determination circuit that determines the stored content using the output signal _P3 of the waveform converter 14. 15 respectively. The output signal of the waveform converter 14 is in phase with the output signal of the amplifier 13. The determination circuit 15 is a circuit that compares the phase of the output signal of the waveform converter 14 and the reference signal A to determine the stored content, and is coupled to the waveform converter 14 in an alternating current manner (generally, by capacitor coupling). ), a threshold oscillator circuit, and a rectifier circuit that rectifies its output signal and outputs a positive or negative signal (+V or -V), making it a fail-safe three-value logic circuit. The phase detection circuit 16 and 17 are composed of phase detection circuits 16 and 17, and a synthesis circuit 18 that synthesizes the outputs of both phase detection circuits.

前述した論理回路は、非対称故障の論理回路と
して知られている回路であり、このような回路に
は、各入力信号が＋Ｖのときに発振して＋Ｖ又は
−Ｖの信号を出力する回路（以下、論理Ａ回路と
いう）と、各入力信号が−Ｖのときに発振して＋
Ｖ又は−Ｖの信号を出力する回路（以下、論理Ｂ
回路という）と、入力信号の一方が＋Ｖ、他方が
−Ｖのときに発振して＋Ｖ又は−Ｖの信号を出力
する回路（以下、論理AB回路という）があり、
たとえば特公昭45−29054号公報、特公昭48−
30777号公報等に記載されている。また、この種
の論理回路は、閾値発振回路と整流回路とを任意
に組合せることにより、AND回路、NAND回路
等の各種の論理回路を構成することができ、出力
信号は直流的な正負のパルス信号（＋Ｖ，−Ｖ）
と故障信号零とで与えられ、一般的には出力信号
の＋Ｖ，−Ｖを２値情報“１”、“０”に対応させ
て使用される。 The logic circuit described above is a circuit known as an asymmetric fault logic circuit, and such a circuit includes a circuit (hereinafter referred to as a circuit) that oscillates and outputs a +V or -V signal when each input signal is +V. , logic A circuit) and when each input signal is -V, it oscillates and +
A circuit that outputs a V or -V signal (hereinafter referred to as logic B)
There are circuits (hereinafter referred to as logic AB circuits) that oscillate and output a +V or -V signal when one input signal is +V and the other is -V.
For example, Special Publication No. 45-29054, Special Publication No. 48-
It is described in Publication No. 30777, etc. In addition, this type of logic circuit can configure various logic circuits such as AND circuits and NAND circuits by arbitrarily combining a threshold oscillation circuit and a rectifier circuit, and the output signal can be a DC positive or negative signal. Pulse signal (+V, -V)
and a fault signal of zero, and generally output signals +V and -V are used in correspondence with binary information "1" and "0".

各位相検出回路１６，１７への入力信号は、以
下の説明では前段の波形変換器１４からの入力信
号は＋Ｖと零に変化し、基準信号Ａは±Ｖに変化
するものとする。 Regarding the input signals to each phase detection circuit 16 and 17, in the following explanation, it is assumed that the input signal from the waveform converter 14 at the previous stage changes to +V and zero, and the reference signal A changes to ±V.

位相検出回路１６は、論理Ａ回路であり、入力
する２つの信号がともに＋Ｖのときのみ、すなわ
ち同相のときのみ発振し、そのときのみ正出力＋
Ｖとなり、他のときは零の出力となる。位相検出
回路１７は、論理AB回路であり、前段の波形変
換器１４からの入力信号が＋Ｖで、基準信号Ａが
−Ｖのときのみ、すなわち両入力信号が180度移
相しているときのみ発振し、そのときのみ負出力
−Ｖとなり他のときは零になる。 The phase detection circuit 16 is a logic A circuit, which oscillates only when the two input signals are both +V, that is, when they are in phase, and only then outputs a positive output +
V, and the output is zero at other times. The phase detection circuit 17 is a logic AB circuit, and operates only when the input signal from the waveform converter 14 in the previous stage is +V and the reference signal A is -V, that is, only when both input signals are phase shifted by 180 degrees. It oscillates, and the negative output is -V only at that time, and zero at other times.

各合成回路１８は、この例では位相検出回路１
６の正出力端子と位相検出回路１７の負出力端子
を互いに接続しただけである。従つて、各合成回
路１８の出力信号Ha，Hb………Hnは、位相検
出回路１６の出力信号が＋Ｖで、位相検出回路１
７の出力信号が零のとき（記憶回路がセツトされ
ているとき）は＋Ｖ、位相検出回路１６の出力信
号が零で、位相検出回路１７の出力信号が−Ｖの
とき（記憶回路がリセツトされているとき）は−
Ｖとなる。また、合成回路１８の出力信号は、正
常な動作をしておれば、必ず＋Ｖか、−Ｖであり、
もし、増巾器等の故障等により位相検出回路１
６，１７の出力信号が同時に発生したり、両位相
検出回路１６，１７の出力信号がともに零である
と、出力信号Ha，Hb………Hnは零となり、こ
の零の信号を回路の故障判定信号とすることがで
きる。 In this example, each synthesis circuit 18 includes a phase detection circuit 1
6 and the negative output terminal of the phase detection circuit 17 are simply connected to each other. Therefore, the output signals Ha, Hb...Hn of each of the combining circuits 18, the output signal of the phase detection circuit 16 is +V, and the output signal of the phase detection circuit 1
When the output signal of phase detection circuit 7 is zero (when the memory circuit is set), it is +V, and when the output signal of phase detection circuit 16 is zero, and the output signal of phase detection circuit 17 is -V (when the memory circuit is reset), it is +V. ) is -
It becomes V. In addition, the output signal of the synthesis circuit 18 is always +V or -V if it is operating normally.
If the phase detection circuit 1
When the output signals of 6 and 17 occur simultaneously, or when the output signals of both phase detection circuits 16 and 17 are both zero, the output signals Ha, Hb......Hn become zero, and this zero signal is used to detect a circuit failure. It can be used as a judgment signal.

上述した判定回路１５は、論理Ａ回路の正出力
と論理AB回路の負出力を合成しているから、２
つの入力信号が＋Ｖと−Ｖの間に変化する交番電
圧に対して、＋Ｖと０又は０と−Ｖについてのみ
位相検出の出力、換言すれば半波の出力を生じ
る。ここに、両入力信号は共に＋Ｖと−Ｖに変化
しても、この動作はさしつかえないことは当然で
ある。 Since the above-mentioned judgment circuit 15 combines the positive output of the logic A circuit and the negative output of the logic AB circuit, 2
For alternating voltages in which two input signals vary between +V and -V, phase detection outputs, in other words half-wave outputs, are produced only for +V and 0 or 0 and -V. Here, it goes without saying that this operation can be performed even if both input signals change to +V and -V.

上述の各記憶回路１ａ，１ｂ………１ｎにおい
て、基準信号Ａが第３ａ図イに示す信号であり、
励振信号Ｃが第３ａ図ロに示す信号であるとする
と、各記憶回路が第２図イ及びヘに示す励振信号
Ｃにより励振されて、記憶回路１ａ，１ｂ………
１ｎに記憶されている内容に応じて第２図ロ又は
ハに対応する信号がバンドパスフイルタ１２に入
力するから、バンドパスフイルタ１２は入力信号
が第２図ロの信号であれば同図ニに示す信号を出
力し、第２図ハに示す信号であれば同図ホに示す
信号を出力する。バンドパスフイルタ１２の出力
信号は、第２図ニ，ホ，ヘで示すように、励振信
号Ｃの２倍の周波数を有してはいるが、記憶され
ている信号に応じて逆位相となる。 In each of the above-mentioned memory circuits 1a, 1b...1n, the reference signal A is the signal shown in FIG.
Assuming that the excitation signal C is the signal shown in FIG. 3A B, each memory circuit is excited by the excitation signal C shown in FIGS. 2A and 2F, and the memory circuits 1a, 1b...
Depending on the contents stored in 1n, a signal corresponding to 2B or 2C in FIG. If the signal is shown in FIG. 2C, the signal shown in FIG. 2H is output. The output signal of the bandpass filter 12 has twice the frequency of the excitation signal C, as shown in FIG. .

バンドパスフイルタ１２が第２図ホに示す信号
を出力すると、増巾器１３は第３ａ図ハに示す信
号を出力し、波形変換器１４は第３ａ図ホに示す
信号を出力して、判定回路１５への両入力信号、
すなわち第３ａ図イとホに示す信号が同位相とな
るから、位相検出回路１６は第３ａ図トに示すよ
うに発振して＋Ｖの信号を出力する。このとき
は、位相検出回路１７が発振しないから。出力信
号Ha，Hb………Hnは＋Ｖである。 When the bandpass filter 12 outputs the signal shown in FIG. 2E, the amplifier 13 outputs the signal shown in FIG. 3A, C, and the waveform converter 14 outputs the signal shown in FIG. both input signals to circuit 15,
That is, since the signals shown in FIG. 3A and 3A have the same phase, the phase detection circuit 16 oscillates and outputs a +V signal as shown in FIG. 3A, G. At this time, the phase detection circuit 17 does not oscillate. The output signals Ha, Hb...Hn are +V.

また、バンドパスフイルタ１２が第２図ニの信
号を出力すると、増巾器１３の出力信号は第３ａ
図ニ、波形変換器１４の出力信号は第３ａ図ヘと
なつて、判定回路１５への両入力信号、すなわち
第３ａ図イとヘに示す信号が逆位相となるから、
位相検出回路１７は第３ａ図チに示すように発振
して−Ｖの信号を出力する。このときは、位相検
出回路１６が発振しないから、出力信号Ha，Hb
………Hnは−Ｖである。さらに、記憶回路がセ
ツト及びリセツトされていないと、バンドパスフ
イルタ１２に励振信号Ｃと同一周波数の信号が入
力するにすぎないから、バンドパスフイルタ１２
の出力に信号が生ぜず、従つて両位相検出回路１
６，１７はいずれも発振せず、出力信号Ha，Hb
………Hnは零である。従つて、この記憶回路は、
読出しエラー等、機器が故障すると出力信号Ha，
Hb………Hnが零になり、この信号を故障情報と
すればフエールセーフとなる。 Further, when the bandpass filter 12 outputs the signal shown in FIG. 2D, the output signal of the amplifier 13 is
In Figure 2, the output signal of the waveform converter 14 becomes as shown in Figure 3A, and both input signals to the determination circuit 15, that is, the signals shown in Figures 3A and 3A, have opposite phases.
The phase detection circuit 17 oscillates and outputs a -V signal as shown in FIG. 3A. At this time, since the phase detection circuit 16 does not oscillate, the output signals Ha, Hb
......Hn is -V. Furthermore, if the storage circuit is not set and reset, only a signal having the same frequency as the excitation signal C will be input to the bandpass filter 12.
No signal is generated at the output of the two-phase detection circuit 1.
6 and 17 do not oscillate, and the output signals Ha and Hb
...Hn is zero. Therefore, this memory circuit is
If the device malfunctions, such as a read error, the output signal Ha,
Hb......Hn becomes zero, and if this signal is used as failure information, it becomes a fail-safe.

基準信号発生器１ｚは、コアメモリ１１′、バ
ンドパスフイルタ１２′、増巾器１３′、及び波形
変換器１４′とで構成されている。コアメモリ１
１′は、コア１１０′に３個の巻線１１１′，１１
３′，１１４′が巻回されており、巻線１１１′に
励振信号Ｃが入力され、巻線１１３′に基準位相
セツト信号Ｆが入力され、巻線１１４′が出力用
として用いられる。バンドパスフイルタ１２′、
増巾器１３、及び波形変換器１４′は、記憶回路
１ａ，１ｂ………１ｎのバンドパスフイルタ１
２、増巾器１３、及び波形変換器１４と同じに構
成されており、同様に動作する。コアメモリ１
１′は、基準位相セツト信号Ｆが巻線１１３′に入
力するとセツトされる。 The reference signal generator 1z includes a core memory 11', a bandpass filter 12', an amplifier 13', and a waveform converter 14'. core memory 1
1' has three windings 111', 11 on the core 110'.
The excitation signal C is input to the winding 111', the reference phase set signal F is input to the winding 113', and the winding 114' is used for output. bandpass filter 12',
The amplifier 13 and the waveform converter 14' are the bandpass filters 1 of the storage circuits 1a, 1b...1n.
2, the amplifier 13, and the waveform converter 14, and operate in the same manner. core memory 1
1' is set when the reference phase set signal F is input to the winding 113'.

この基準信号発生器１ｚは、コアメモリ１１′
がセツトされていると、コアメモリ１１がセツト
されているときの波形変換器１４出力信号と同位
相の基準信号Ａを波形変換器１４′から出力する。 This reference signal generator 1z is connected to the core memory 11'
When the core memory 11 is set, the waveform converter 14' outputs a reference signal A having the same phase as the output signal of the waveform converter 14 when the core memory 11 is set.

従つて、各記憶回路１ａ，１ｂ………１ｎは、
セツトされていると判定回路１５への両入力信号
が同相であるから＋Ｖの信号を出力し、リセツト
されていると前記両入力信号が180度移相してい
るから−Ｖの信号を出力する。 Therefore, each memory circuit 1a, 1b...1n is
If set, both input signals to the determination circuit 15 are in phase, so a +V signal is output; if reset, both input signals are shifted by 180 degrees, so a -V signal is output. .

なお、巻線１１１，１１１′と励振信号発生回
路６との結合は、トランスを用いた交流結合とす
ることが望ましい。このようにすれば、励振信号
発生回路６の故障により、直流信号が発生した場
合、回路の故障による直流信号が直接コアメモリ
に印加されないので、コアメモリの記憶情報が前
記直流信号により転移されるおそれがない。 Note that it is desirable that the windings 111, 111' be coupled to the excitation signal generation circuit 6 by AC coupling using a transformer. In this way, when a DC signal is generated due to a failure in the excitation signal generation circuit 6, the DC signal due to the circuit failure is not directly applied to the core memory, so that the information stored in the core memory is transferred by the DC signal. There is no fear.

また、コアメモリ１１′を基準位相セツト信号
Ｆでセツトする代りに、リセツト信号Ｄでセツト
するようにしてもよい。 Further, instead of setting the core memory 11' with the reference phase set signal F, it may be set with the reset signal D.

書込回路２ａ，２ｂ………２ｎは、計数信号Ｇ
が入力するたびに対応する記憶回路１ａ，１ｂ…
……１ｎをセツトすべきか否かを判定し、セツト
すべきときに＋Ｖの書込信号Ba，Bb………Bnを
クロツク信号Ｅと同期して出力し、セツトすべき
でないときに零を出力する回路であり、計数信号
Ｇのうち一番目の信号が入力すると書込回路２ａ
が書込信号Baを出力し、二番目の信号が入力す
ると二番目の書込回路２ｂが書込信号Bbを出力
し、三番目の信号が入力すると三番目の書込回路
が書込信号を出力するように、順序回路に作られ
ている。 The write circuits 2a, 2b...2n receive the count signal G.
Each time the input is made, the corresponding memory circuits 1a, 1b, . . .
...Determines whether or not 1n should be set, outputs +V write signals Ba, Bb...Bn in synchronization with clock signal E when it should be set, and outputs zero when it should not be set. When the first signal among the count signals G is input, the write circuit 2a
outputs the write signal Ba, and when the second signal is input, the second write circuit 2b outputs the write signal Bb, and when the third signal is input, the third write circuit 2b outputs the write signal. It is made into a sequential circuit to output.

書込回路２ａは、前述した論理AB回路２０で
構成されており、クロツク信号Ｅ〔第３ｂ図のイ〕
と計数信号Ｇ〔第３ｂ図のロ〕が＋Ｖで、記憶回
路１ａの出力信号〔第３ｂ図のハ〕が−Ｖとき、
すなわち記憶回路１ａがリセツトされているとき
に、＋Ｖの計数信号Ｇが入力すると、クロツク信
号Ｅが入力するたびに発振して、書込回路２ａの
出力信号が＋Ｖになる（コアメモリ１１がセツト
される）か、計数信号Ｇが−Ｖになる（消滅す
る）まで、＋Ｖの書込信号Ba，Bb………Bn〔第３
ｂ図のニ〕をクロツク信号Ｅと同期して出力す
る。 The write circuit 2a is composed of the above-mentioned logic AB circuit 20, and receives the clock signal E [A in Fig. 3b].
When the count signal G [FIG. 3b B] is +V and the output signal of the memory circuit 1a [FIG. 3B C] is -V,
In other words, if a +V count signal G is input while the memory circuit 1a is reset, it oscillates every time the clock signal E is input, and the output signal of the write circuit 2a becomes +V (when the core memory 11 is set). +V write signals Ba, Bb...Bn [third
(d) in Figure b) is output in synchronization with the clock signal E.

他の書込回路２ｂ………２ｎは、対応する記憶
回路１ｂ………１ｎに対して前段（上位）の記憶
回路１ａ，１ｂ………１ｎ−₁がセツトされてお
り、かつ対応する記憶回路１ｂ……１ｎがセツト
されていない条件を充足している状態で＋Ｖの計
数信号Ｇが入力すると、＋Ｖの書込信号Bb………
Bnをクロツク信号Ｅと同期して出力するように
構成されている。すなわち、書込回路２ｂ………
２ｎは、上位の記憶回路１ａ，１ｂ………１ｎ−
_１の出力信号Ha，Hb………Hn−₁が＋Ｖで、対
応する記憶回路１ｂ………１ｎの出力信号Hb…
……Hnが−Ｖのときに発振して＋Ｖの信号を出
力する論理AB回路２１と、計数信号Ｇが−Ｖの
とに発振して＋Ｖの信号を出力する論理Ｂ回路２
２と、論理AB回路２１の正側出力が＋Ｖで、論
理Ｂ回路２２又は自己の正側出力が＋Ｖのときに
発振して＋Ｖの信号を出力する論理Ａ回路２３
と、論理Ａ回路２３の正側出力、計数信号Ｇ、及
びクロツク信号Ｅがともに＋Ｖのときに発振する
論理Ａ回路２４とでそれぞれ構成されており、論
理Ａ回路２４の正側出力の＋Ｖを書込信号Bb…
……Bnとしている。 The other write circuits 2b...2n have the previous stage (upper) memory circuits 1a, 1b...1n- ₁ set to the corresponding memory circuits 1b...1n, and the corresponding memory circuits 1a, 1b...1n-1. When the +V count signal G is input while the circuit 1b...1n satisfies the unset condition, the +V write signal Bb...
It is configured to output Bn in synchronization with clock signal E. That is, the write circuit 2b...
2n is the upper storage circuit 1a, 1b...1n-
The output signals _Ha , Hb......Hn- ₁ of 1 are +V, and the output signals Hb... of the corresponding memory circuit 1b...1n are +V.
...Logic AB circuit 21 that oscillates and outputs a +V signal when Hn is -V, and logic B circuit 2 that oscillates and outputs a +V signal when count signal G is -V.
2, and a logic A circuit 23 that oscillates and outputs a +V signal when the positive output of the logic AB circuit 21 is +V and the positive output of the logic B circuit 22 or itself is +V.
and a logic A circuit 24 that oscillates when the positive side output of the logic A circuit 23, the count signal G, and the clock signal E are all +V, and the positive side output of the logic A circuit 24 is Write signal Bb…
...It is set as Bn.

書込回路２ｂ………２ｎは、計数信号が入力す
る前に、上位の記憶回路の出力信号が−Ｖから＋
Ｖに変化しないかぎり、書込信号Bb………Bnを
出力しない。すなわち、書込回路２ｂは、出力
信号Hbが−Ｖのとき（対応する記憶回路がリセ
ツトされているとき）に信号Haが−Ｖである
（上位の記憶回路がリセツトされている）と、た
とえ＋Ｖの計数信号Ｇが入力しても、論理AB回
路２１が発振せず、信号Hbが−Ｖのときに、
出力信号Haが−Ｖから＋Ｖになる（上位の記憶
回路がセツトされる）と、論理AB回路２１が第
３ｂ図のヘのように発振し、かつ計数信号Ｇが−
Ｖのときに論理Ｂ回路２２が第３ｂ図のトのよう
に発振し、その結果論理Ａ回路２３が第３ｂ図の
チのように発振して自己保持して次の計数信号Ｇ
が＋Ｖの期間に、対応する記憶回路をセツトすべ
きであることを記憶するが、計数信号Ｇが−Ｖで
あるため、論理Ａ回路２４が発振せず、前記
の後に計数信号Ｇが−Ｖから＋Ｖになるとクロツ
ク信号Ｅが＋Ｖになるたびに論理Ａ回路２４が発
振して、この回路２４から＋Ｖの書込信号Bb〔第
３ｂ図のリ〕をクロツク信号Ｅと同期して出力
し、信号Hb〔第３ｂ図のホ〕が＋Ｖになる（対
応する記憶回路がセツトされる）と、論理AB回
路２１の発振が停止し〔第３ｂ図のヘ〕、論理Ａ
回路２３の自己保持がクリヤされる。他の書込回
路２ｃ………２ｎも同様に動作する。 In the write circuit 2b...2n, the output signal of the upper storage circuit changes from -V to + before the count signal is input.
Unless it changes to V, the write signal Bb......Bn is not output. In other words, in the write circuit 2b, when the output signal Hb is -V (the corresponding memory circuit is reset) and the signal Ha is -V (the upper memory circuit is reset), Even if the counting signal G of +V is input, the logic AB circuit 21 does not oscillate, and when the signal Hb is -V,
When the output signal Ha changes from -V to +V (the upper storage circuit is set), the logic AB circuit 21 oscillates as shown in Fig. 3b, and the count signal G becomes -
V, the logic B circuit 22 oscillates as shown in Fig. 3b, and as a result, the logic A circuit 23 oscillates as shown in Fig. 3b, holds itself, and generates the next count signal G.
It is stored that the corresponding memory circuit should be set during the period when is +V, but since the count signal G is -V, the logic A circuit 24 does not oscillate, and after the above, the count signal G becomes -V. When the clock signal E becomes +V, the logic A circuit 24 oscillates, and the circuit 24 outputs a +V write signal Bb (refer to FIG. 3b) in synchronization with the clock signal E. When the signal Hb [H in Fig. 3b] becomes +V (the corresponding memory circuit is set), the oscillation of the logic AB circuit 21 stops [Fig. 3b], and the logic A
Self-holding of circuit 23 is cleared. The other write circuits 2c...2n operate similarly.

各判定回路３ａ，３ｂ………３ｎは、対応する
記憶回路の出力信号Ha，Hb………Hnと計数信
号Ｇとを用いて、対応する記憶回路で正しく計数
動作が行なわれたか否かをチエツクする回路であ
り、対応する記憶回路の出力信号と計数信号Ｇと
がともに＋Ｖのときに発振する論理Ａ回路３１、
前記出力信号と計数信号がともに−Ｖのときに発
振する論理Ｂ回路３２、対応する記憶回路の出力
信号が＋Ｖで、計数信号Ｇが−Ｖのときに発振す
る論理AB回路３３、論理回路３１，３２，３３
の正側出力を合成する合成回路３４、合成信号を
記憶する遅延回路用のコンデンサ３５、コンデン
サ３５の出力信号が＋Ｖのときに発振する論理Ａ
回路３６をそれぞれ備えている。判定回路３ｂ…
……３ｎは、対応する記憶回路の出力と上位の記
憶回路の出力がともに−Ｖのときに発振する論理
Ｂ回路３０をさらに備えており、この論理Ｂ回路
３０の正側出力をも合成回路３４で合成するよう
になつている。 Each determination circuit 3a, 3b...3n uses the output signals Ha, Hb...Hn of the corresponding memory circuit and the counting signal G to determine whether or not the counting operation has been performed correctly in the corresponding memory circuit. a logic A circuit 31 which is a checking circuit and which oscillates when the output signal of the corresponding memory circuit and the count signal G are both +V;
A logic B circuit 32 that oscillates when the output signal and the count signal are both -V, a logic AB circuit 33 that oscillates when the output signal of the corresponding storage circuit is +V and the count signal G is -V, and a logic circuit 31. ,32,33
A synthesis circuit 34 that synthesizes the positive side outputs of , a capacitor 35 for a delay circuit that stores the synthesized signal, and a logic A that oscillates when the output signal of the capacitor 35 is +V.
Each of the circuits 36 is provided with a circuit 36. Judgment circuit 3b...
...3n further includes a logic B circuit 30 that oscillates when the output of the corresponding memory circuit and the output of the upper memory circuit are both -V, and the positive side output of this logic B circuit 30 is also connected to the synthesis circuit. It is designed to be synthesized in 34.

このように構成された判定回路３ａ，３ｂ……
…３ｎは、＋Ｖの計数信号Ｇが入力したときから、
対応する記憶回路がセツトされるまでの期間（第
４図におけるt₁〜t₂の期間）以外は論理回路３
１，３２，３３のいずれかが発振して論理回路３
６の正側出力が＋Ｖであるが、前記期間の間は論
理回路３１，３２，３３のいずれも発振しないか
ら、前記期間がコンデンサ３５により定まる放電
時間よりも長くなると、回路３６の発振が止ま
り、その結果論理回路３６の正側出力が零になる
〔ここに論理回路３０は計数信号が未だ入力しな
いで上位及び対応する記憶回路の出力が共に−Ｖ
のとき、誤つて異常信号を生じない用に挿入され
ている。すなわち、論理回路３１，３２，３３だ
けでは、未だ記憶されていない記憶回路のすべて
で、論理回路３６に零が発生してしまうことにな
る〕。 Judgment circuits 3a, 3b configured in this way...
...3n is from the time when +V count signal G is input,
Logic circuit 3 except for the period until the corresponding memory circuit is set (period t ₁ to _{t 2} in FIG. 4)
1, 32, or 33 oscillates and the logic circuit 3
Although the positive side output of 6 is +V, none of the logic circuits 31, 32, and 33 oscillates during the period, so when the period becomes longer than the discharge time determined by the capacitor 35, the oscillation of the circuit 36 stops. , as a result, the positive output of the logic circuit 36 becomes zero [here, the logic circuit 30 has not received the count signal yet, and the outputs of the upper and corresponding memory circuits are both -V.
It is inserted to prevent an abnormal signal from being generated by mistake. That is, if only the logic circuits 31, 32, and 33 are used, a zero will occur in the logic circuit 36 in all the memory circuits that have not yet stored data.]

すなわち、計数信号Ｇが第４図イに示すように
時刻t₁で−Ｖから＋Ｖになり時刻t₃で＋Ｖから−
Ｖになつた結果、対応する記憶回路がセツトされ
てその出力信号が第４図ロに示すように時刻t₂で
−Ｖから＋Ｖになつたとすると、時刻t₁までは論
理回路３２が発振し、時刻t₂とt₃の間は論理回路
３１が発振し、時刻t₃以後は論理回路３３が発振
するが時刻t₁とt₂の間は論理回路３１，３２，３
３のいずれも発振しない。従つて、各判定回路３
ａ，３ｂ………３ｎは、対応する記憶回路がセツ
トされるべきであるにもかかわらず、所定時間内
にセツトされないと論理回路３６の正側出力が零
になり、このときの信号が異常信号になる。 That is, the count signal G changes from -V to +V at time _t1 , and from +V to - at time _t3 , as shown in Fig. 4A.
As a result, the corresponding memory circuit is set and its output signal changes from -V to +V at _{time t2 as} shown in FIG. , between times t ₂ and t ₃ , the logic circuit 31 oscillates, and after time t ₃ , the logic circuit 33 oscillates, but between times t ₁ and t ₂ , the logic circuits 31, 32, 3
None of 3 oscillates. Therefore, each determination circuit 3
a, 3b...3n, although the corresponding memory circuit should be set, if it is not set within a predetermined time, the positive side output of the logic circuit 36 becomes zero, and the signal at this time becomes abnormal. It becomes a signal.

各故障検出回路４ａ，４ｂ………４ｎは、対応
する記憶回路がセツトされているかリセツトされ
ていれば、すなわち対応する記憶回路からの入力
信号が±Ｖのいずれかであるときは＋Ｖの信号を
出力し、前記入力信号が零のときは所定時間経過
後に零の信号を出力する回路で、前記入力信号が
＋Ｖのときに発振する論理Ａ回路４１と、前記入
力信号が−Ｖのときに発振する論理Ｂ回路４２
と、両論理回路４１，４２の各正側出力を合成す
る合成回路４３と、合成信号を充電するコンデン
サ４４とでそれぞれ構成されている。 Each failure detection circuit 4a, 4b...4n outputs a +V signal if the corresponding memory circuit is set or reset, that is, if the input signal from the corresponding memory circuit is either ±V. The circuit outputs a zero signal after a predetermined time when the input signal is zero, and includes a logic A circuit 41 that oscillates when the input signal is +V, and a logic A circuit 41 that oscillates when the input signal is -V. Oscillating logic B circuit 42
, a combining circuit 43 that combines the positive side outputs of both logic circuits 41 and 42, and a capacitor 44 that charges the combined signal.

このように構成された各故障検出回路４ａ，４
ｂ………４ｎは、対応する記憶回路からの入力信
号が＋Ｖ、−Ｖのいずれかであれば、回路４１，
４２のいずれかが発振して＋Ｖの信号を出力する
から、対応する記憶回路が正常であることを意味
する＋Ｖの信号を出力し、前記入力信号が零であ
ると、零の故障信号を出力する。 Each failure detection circuit 4a, 4 configured in this way
b...4n is the circuit 41, if the input signal from the corresponding storage circuit is either +V or -V.
42 oscillates and outputs a +V signal, it outputs a +V signal which means that the corresponding memory circuit is normal, and if the input signal is zero, it outputs a zero failure signal. do.

オア回路５は、判定回路３ａ，３ｂ………３
ｎ、故障検出回路４ａ，４ｂ………４ｎから異常
信号が入力すると、その旨を意味する零の故障信
号Ｉを出力する。このようなオア回路５は、たと
えば、各入力信号が＋Ｖのときに発振する論理Ａ
回路群で構成することができる。前記故障信号Ｉ
は、計数装置が故障したことを報知する信号とし
て用いられる。 The OR circuit 5 includes the judgment circuits 3a, 3b...3
When an abnormal signal is input from the failure detection circuits 4a, 4b, . . . 4n, they output a failure signal I of zero indicating that. Such an OR circuit 5, for example, has a logic A that oscillates when each input signal is +V.
It can be composed of a group of circuits. The failure signal I
is used as a signal to notify that the counting device has failed.

上述の計数装置は、各記憶回路１ａ，１ｂ……
…１ｎがリセツト信号Ｄによりイニシヤルリセツ
トされ、かつ基準信号発生器１ｚが基準位相セツ
ト信号Ｆによりセツトされ、その後計数信号Ｇが
入力する。前記計数信号Ｇが入力すると、計数信
号の最初の＋Ｖの期間に記憶回路１ａがセツトさ
れ、次の＋Ｖの期間に記憶回路１ｂがセツトされ
るように、計数信号Ｇの＋Ｖの期間毎に記憶回路
が一つずつ順次セツトされて、計数信号のパルス
数（＋Ｖになつた回数）と同時の記憶回路がセツ
トされる。 The above-mentioned counting device includes each memory circuit 1a, 1b...
...1n is initially reset by the reset signal D, and the reference signal generator 1z is set by the reference phase set signal F, and then the count signal G is input. When the count signal G is input, the memory circuit 1a is set in the first +V period of the count signal, and the memory circuit 1b is set in the next +V period, so that the memory is stored every +V period of the count signal G. The circuits are set one by one, and the memory circuits are set at the same time as the number of pulses of the count signal (the number of times it reaches +V).

上述の計数装置によれば、各書込回路２ａ，２
ｂ………２ｎが順序回路に構成されており、かつ
対応する記憶回路をセツトすべきときに、対応す
る記憶回路がセツトされるまで、書込信号をクロ
ツク信号と同期して出力するから、各記憶回路を
正しい順序で確実にセツトすることができる。ま
た、判定回路３ａ，３ｂ………３ｎ及び故障検出
回路４ａ，４ｂ………４ｂを記憶回路毎に設けて
いるから、記憶回路がセツトされなかつたこと、
及びいずれかの回路が故障していることを検知す
ることができ、信頼性が高い。 According to the above-mentioned counting device, each write circuit 2a, 2
b...2n is configured as a sequential circuit, and when the corresponding memory circuit is to be set, the write signal is output in synchronization with the clock signal until the corresponding memory circuit is set. Each memory circuit can be reliably set in the correct order. Further, since the determination circuits 3a, 3b...3n and the failure detection circuits 4a, 4b...4b are provided for each memory circuit, it is possible to prevent the memory circuit from being set.
It is possible to detect that any of the circuits is out of order, and the reliability is high.

上述の実施例では、書込回路２ａ，２ｂ………
２ｎを非対称故障の論理回路で構成しているが、
一般に使用されている２値の論理回路で構成する
こともできる。 In the above embodiment, the write circuits 2a, 2b...
2n is composed of a logic circuit with asymmetric faults,
It can also be constructed from a commonly used binary logic circuit.

第５ａ図は、２値の論理回路で構成された書込
回路２ｂ，２ｃ………２ｎの一例である。この書
込回路は、２個の２入力アンド回路４９，５０と
１個の３入力アンド回路５１と、３個のインバー
タ５２，５３，５５と、フリツプフロツプ５４と
で構成されており、上位の記憶回路の出力信号
H′が端子５６に、対応する記憶回路の出力信号
H″が端子５７に、計数信号Ｇが端子５８に、ク
ロツク信号Ｅが端子５９に入力する。この書込回
路において、上記出力信号H′と出力信号H″が共
に＋Ｖか零以下のとき、アンド回路５０に出力零
を生じ、インバータ５５〔第５ｂ図のル〕によつ
てフリツプフロツプ５４はリセツトされる〔第５
ｂ図のリ〕。そして出力信号H′が＋Ｖ〔第５図の
ハ〕で出力信号H″が零以下〔第５ｂ図のニ〕で
あるときのみ、アンド回路５０に出力＋Ｖを生じ
〔第５ｂ図のヘ〕、そのとき計数信号Ｇが零以下で
あれば〔第５ｂ図のロ〕、インバータ５３によつ
て反転され〔第５ｂ図のト〕、アンド回路４９の
出力信号〔第５ｂ図のチ〕でフリツプフロツプ５
４がセツトされ、これによるフリツプフロツプ５
４の出力と計数信号Ｇが＋Ｖとなる計数入力信号
とクロツク信号Ｅ〔第５ｂ図のイ〕のアンド回路
５１の出力で書込信号B′を発生する〔第５ｂ図
のヌ〕。 FIG. 5a shows an example of write circuits 2b, 2c, . . . , 2n composed of binary logic circuits. This write circuit is composed of two 2-input AND circuits 49, 50, one 3-input AND circuit 51, three inverters 52, 53, 55, and a flip-flop 54. circuit output signal
H' is connected to terminal 56 as the output signal of the corresponding memory circuit.
H'' is input to the terminal 57, the count signal G is input to the terminal 58, and the clock signal E is input to the terminal 59. In this write circuit, when the output signal H' and the output signal H'' are both +V or less than zero, An output of zero is produced in the AND circuit 50, and the flip-flop 54 is reset by the inverter 55 (FIG. 5b).
Figure b]. Then, only when the output signal H' is +V [FIG. 5C] and the output signal H'' is less than zero [FIG. 5B D], an output +V is generated in the AND circuit 50 [FIG. 5B F], At that time, if the count signal G is less than zero [FIG. 5b, B], it is inverted by the inverter 53 [FIG. 5b, T], and the output signal of the AND circuit 49 [FIG. 5b, CH] is applied to the flip-flop 5.
4 is set, which causes flip-flop 5
A write signal B' is generated by the output of the AND circuit 51 of the output of 4, the count input signal whose count signal G becomes +V, and the clock signal E (a in FIG. 5b).

従つて、この書込回路は、前述した書込回路２
ｂ………２ｎと同じ機能を有している。 Therefore, this write circuit is similar to the write circuit 2 described above.
b...Has the same function as 2n.

なお、書込回路２ａに対応する２値論理の書込
回路は、たとえば対応する記憶回路の出力信号を
反転するインバータと、このインバータの出力信
号、計数信号、及びクロツク信号が入力する３入
力のアンド回路とで構成することができる。 Note that the binary logic write circuit corresponding to the write circuit 2a includes, for example, an inverter that inverts the output signal of the corresponding memory circuit, and a three-input circuit that receives the output signal of this inverter, a count signal, and a clock signal. It can be configured with an AND circuit.

第２実施例 次に本発明をアツプ・ダウンカウンタに適用し
た場合の一例を第６図を参照して説明する。Second Embodiment Next, an example in which the present invention is applied to an up/down counter will be described with reference to FIG.

第６図の計数装置は、±Ｖに変化する加算用の
計数信号Ｇが端子１０に入力し、±Ｖに変化する
減算用の計数信号G′が端子１０′に入力する点
と、減算時に記憶回路１ａ，１ｂ………１ｎをセ
ツト時とは逆の順に順次リセツトする機能が書込
回路２ａ，２ｂ………２ｎに付加されている点
と、対応する記憶回路１ａ，１ｂ………１ｎが正
しくリセツトされたことをチエツクする機能が判
定回路３ａ，３ｂ………３ｎに付加されている点
で第１図に示される第１実施例の装置とは異な
る。 The counting device shown in Fig. 6 has two points: a counting signal G for addition that changes to ±V is input to terminal 10, a counting signal G' for subtraction that changes to ±V is input to terminal 10', and that during subtraction, The function of sequentially resetting the memory circuits 1a, 1b...1n in the reverse order of setting is added to the write circuits 2a, 2b...2n, and the corresponding memory circuits 1a, 1b...... This device differs from the device of the first embodiment shown in FIG. 1 in that a function for checking whether 1n has been correctly reset is added to the determination circuits 3a, 3b, . . . 3n.

書込回路２ａ，２ｂ………２ｎ−₁には、対応
する記憶回路１ａ，１ｂ………１ｎの出力信号
Ha，Hb………Hn−₁が＋Ｖで、かつ対応する記
憶回路１ａ，１ｂ………１ｎ−₁に対して次段
（下位）の記憶回路１ｂ，１ｃ………１ｎの出力
信号Hb，Hc，………Hnが−Ｖのときに（対応
する記憶回路にリセツトすべきときに）発振する
論理AB回路２１′と、減算用の計数信号G′が−
Ｖのときに発振する論理Ｂ回路２２′と、論理
AB回路２１′の正側出力と論理Ｂ回路２２又は
自己の正側出力とがともに＋Ｖのときに発振する
論理Ａ回路２３′と、論理Ａ回路２３′の正側出
力、減算用の計数信号G′、及びクロツク信号E′が
ともに＋Ｖのときに発振する論理Ａ回路２４′と
がそれぞれ設けられており、書込回路２ａは前述
した論理AB回路２０の正側出力と論理Ａ回路２
４′の負側出力との合成信号を書込信号Baとして
出力し、書込回路２ｂ，２ｃ………２ｎ−₁は前
述した論理Ａ回路２４の正側出力と論理Ａ回路２
４′の負側出力との合成信号を書込信号Bb，Bc
………Bn−₁として出力する。 The write circuits 2a, 2b...2n- ₁ receive the output signals of the corresponding memory circuits 1a, 1b...1n.
Ha, Hb......Hn- ₁ is ₊ V, and the output signal Hb, A logic AB circuit 21' that oscillates when Hc, Hn is -V (when the corresponding memory circuit should be reset) and a count signal G' for subtraction is -V.
Logic B circuit 22' that oscillates when V, and logic
A logic A circuit 23' that oscillates when the positive output of the AB circuit 21' and the positive output of the logic B circuit 22 or itself is +V, the positive output of the logic A circuit 23', and a count signal for subtraction. A logic A circuit 24' that oscillates when both the clock signal E' and the clock signal E' are +V is provided, and the write circuit 2a is connected to the positive output of the logic AB circuit 20 described above and the logic A circuit 24'.
4' is output as a write signal Ba, and the write circuits 2b, 2c...2n- ₁ output the positive side output of the logic A circuit 24 and the logic A circuit 2 described above.
The composite signal with the negative side output of 4′ is the write signal Bb, Bc
......Output as Bn- ₁ .

書込回路２ｎは、対応する記憶回路１ｎの出力
信号Hnと減算用の計数信号G′と、クロツク信号
Ｅとがともに＋Ｖのときに発振する論理Ａ回路２
５を備えており、この論理Ａ回路２５の負側出力
と前述した論理Ａ回路２４の正側出力との合成信
号を書込信号Bnとして出力する。 The write circuit 2n is a logic A circuit 2 that oscillates when the output signal Hn of the corresponding memory circuit 1n, the count signal G' for subtraction, and the clock signal E are all +V.
5, and outputs a composite signal of the negative side output of this logic A circuit 25 and the positive side output of the logic A circuit 24 described above as a write signal Bn.

前記論理回路２１′，２２′，２３′，２４′は、
それぞれ前述した論理回路２１，２２，２３，２
４に対応しており、かつ同様に動作する。従つ
て、計数信号G′が入力すると、対応する記憶回
路がセツトされている書込回路のうち、最終段階
の書込回路が−Ｖの書込信号を順次出力する。 The logic circuits 21', 22', 23', 24' are
The logic circuits 21, 22, 23, 2 described above respectively
4 and operates in the same way. Therefore, when the count signal G' is input, among the write circuits in which the corresponding memory circuits are set, the last stage write circuit sequentially outputs a -V write signal.

各書込回路２ａ，２ｂ………２ｎにおいて、計
数信号Ｇが入力したときは、論理回路２０，２
１，２２，２３，２４が前述のように動作し、こ
のときは計数信号G′が入力しないから、論理Ａ
回路２４′の負側出力は零であり、従つてこのと
きの合成信号は零又は＋Ｖである。 In each write circuit 2a, 2b...2n, when the count signal G is input, the logic circuits 20, 2
1, 22, 23, and 24 operate as described above, and since the count signal G' is not input at this time, the logic A
The negative side output of the circuit 24' is zero, so the composite signal at this time is zero or +V.

また、計数信号G′が入力したとき、論理回路
２１′，２２′，２３′，２４′，２５が動作し、こ
のときは計数信号Ｇが入力しないから、論理回路
２４の正側出力が零であり、このときの合成信号
は零又は−Ｖである。 Also, when the count signal G' is input, the logic circuits 21', 22', 23', 24', and 25 operate, and since the count signal G is not input at this time, the positive output of the logic circuit 24 is zero. The composite signal at this time is zero or -V.

各記憶回路１ａ，１ｂ………１ｎは、対応する
書込回路２ａ，２ｂ………２ｎから入力する書込
信号Ba，Bb………Bnが＋Ｖのときにセツトさ
れ、−Ｖのときにリセツトされる。 Each memory circuit 1a, 1b...1n is set when the write signal Ba, Bb...Bn input from the corresponding write circuit 2a, 2b...2n is +V, and is set when it is -V. It will be reset.

判定回路３ａ，３ｂ………３ｎは、対応する記
憶回路からの入力信号が−Ｖで計数信号G′が＋
Ｖのときに発振する論理AB回路３１′と、前記
入力信号が＋Ｖで計数信号G′が−Ｖのときに発
振する論理AB回路３２′と、前記入力信号と計
数信号G′がともに−Ｖのときに発振す論理Ｂ回
路３３′を備えており、各論理回路３１，３２，
３３，３１′，３２′，３３′の正側出力の合成信
号でコンデンサ３５を充電するようになつてい
る。判定回路３ｂ………３ｎ−₁は対応する記憶
回路の出力と上位の記憶回路の出力がともに＋Ｖ
のときに発振する論理Ａ回路３０′をさらに備え
ており、この論理回路３０′の正側出力をも合成
回路３４で合成するようになつている。論理回路
３０′，３１′，３２′，３３′は、論理回路３０，
３１，３２，３３と同じ働きをする。 The judgment circuits 3a, 3b...3n have input signals from the corresponding storage circuits of -V and counting signals G' of +
A logic AB circuit 31' that oscillates when the input signal is +V and a count signal G' is -V, and a logic AB circuit 32' that oscillates when the input signal is +V and the count signal G' is -V. It is equipped with a logic B circuit 33' that oscillates when , and each logic circuit 31, 32,
A capacitor 35 is charged with a composite signal of the positive side outputs of 33, 31', 32', and 33'. In the judgment circuit 3b...3n- ₁ , both the output of the corresponding memory circuit and the output of the upper memory circuit are +V.
It further includes a logic A circuit 30' which oscillates when , and the positive side output of this logic circuit 30' is also synthesized by a synthesis circuit 34. The logic circuits 30', 31', 32', and 33' are the logic circuits 30,
It has the same function as 31, 32, and 33.

この計数装置は、計数信号Ｇが入力したとき
は、対応する記憶回路がリセツトされている書込
回路のうち、上位の書込回路から＋Ｖの書込信号
を順次出力し、その結果リセツトされている上位
の記憶回路から順次セツトする。また、計数信号
G′が入力したときは、対応する書込回路のうち、
下位の書込回路から−Ｖの書込信号を順次出力
し、その結果セツトされている下位の記憶回路か
ら順次リセツトする。そして、セツト又はリセツ
トが確実に行なわれないと、判定回路の出力信号
が零になり、この零の信号によりオア回路５から
故障信号を出力する。 When the counting signal G is input, this counting device sequentially outputs a +V write signal from the upper write circuit among the write circuits whose corresponding memory circuits have been reset, and as a result, the memory circuits are reset. The memory circuits are set sequentially starting from the upper memory circuit. Also, the counting signal
When G′ is input, among the corresponding write circuits,
A write signal of -V is sequentially output from the lower write circuits, and as a result, the set lower memory circuits are sequentially reset. If the set or reset is not performed reliably, the output signal of the determination circuit becomes zero, and this zero signal causes the OR circuit 5 to output a failure signal.

発明の効果 以上のように本発明は、記憶内容を±Ｖと零の
３値で出力する記憶回路をそれぞれ設けて、各書
込回路を、対応する記憶回路の出力と、対応する
記憶回路に関して上位又は下位の記憶回路の出力
とが異極性のとき書込信号を出力し、同極性のと
きに前記書込信号の発生を阻止するように構成し
て、計数信号数に応じて記憶回路を順にセツト・
リセツトするようにしたから、各記憶回路を正し
い順序で確実にセツト・リセツトすることがで
き、しかも信頼性が高い利点を有する。また、記
憶回路に情報が正しく書込まれたか否かを判定す
る判定回路を記憶回路毎に設けたから、情報が正
しく書込まれないときは、その旨を直ちに報知す
ることができ、信頼性がより高くなる。Effects of the Invention As described above, the present invention provides memory circuits that output the memory contents in three values of ±V and zero, and each write circuit is configured to output the memory contents with respect to the output of the corresponding memory circuit and the corresponding memory circuit. A write signal is output when the output of the upper or lower memory circuit has a different polarity, and generation of the write signal is prevented when the output of the upper or lower memory circuit has the same polarity, and the memory circuit is activated according to the number of counting signals. Set in order
Since the reset is performed, each memory circuit can be reliably set and reset in the correct order, and has the advantage of high reliability. In addition, since each memory circuit is equipped with a determination circuit that determines whether or not information has been correctly written to the memory circuit, if information is not written correctly, it can be immediately notified to that effect, increasing reliability. Becomes higher.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の第１実施例を示す電気回路
のブロツク図、第２図は、コアメモリの説明図、
第３ａ図は、記憶回路の電気信号の説明図、第３
ｂ図は、書込回路のタイムチヤートを示した図、
第４図は、判定回路の説明図、第５ａ図は、書込
回路の他の例を示す電気回路のブロツク図、第５
ｂ図は、第５ａ図のタイムチヤートを示す図、第
６図は、本発明の第２実施例を示す電気回路のブ
ロツク図である。 １ａ，１ｂ………１ｎ：記憶回路、２ａ，２ｂ
………２ｎ：書込回路、３ａ，３ｂ………３ｎ：
判定回路、Ａ：基準信号、Ba，Bb………Bn：書
込信号、Ｇ，G′：計数信号。 FIG. 1 is a block diagram of an electric circuit showing a first embodiment of the present invention, FIG. 2 is an explanatory diagram of a core memory,
Figure 3a is an explanatory diagram of electrical signals of the memory circuit;
Figure b is a diagram showing a time chart of the write circuit.
FIG. 4 is an explanatory diagram of the determination circuit, FIG. 5a is a block diagram of an electric circuit showing another example of the write circuit, and FIG.
Fig. b is a diagram showing the time chart of Fig. 5a, and Fig. 6 is a block diagram of an electric circuit showing a second embodiment of the present invention. 1a, 1b...1n: Memory circuit, 2a, 2b
......2n: writing circuit, 3a, 3b...3n:
Judgment circuit, A: reference signal, Ba, Bb...Bn: write signal, G, G': count signal.

Claims (1)

【特許請求の範囲】 １ コアメモリを用いた記憶手段と、該記憶手段
の記憶情報を破壊しない強さを有し、かつ一定周
波数の励振信号で前記記憶手段を励振する手段
と、前記記憶手段の出力信号から前記励振信号の
２倍の周波数の信号を取出した信号と基準信号と
の位相を比較して記憶内容に対応する±Ｖを判定
する手段とを有し、故障の場合は零を出力する複
数の記憶回路と、 前記記憶回路に個々に対応され、かつ計数信号
が入力したときは、対応する記憶回路に関して上
位又は下位の記憶回路の出力と、対応する記憶回
路の出力とが異極性のときに対応する記憶回路に
書込信号を出力し、同極性のときに前記書込信号
の発生を阻止する複数の書込回路と、 を設けて成る計数装置。 ２ コアメモリを用いた記憶手段と、該記憶手段
の記憶情報を破壊しない強さを有し、かつ一定周
波数の励振信号で前記記憶手段を励振する手段
と、前記記憶手段の出力信号から前記励振信号の
２倍の周波数の信号を取出した信号と基準信号と
の位相を比較して記憶内容に対応する±Ｖを判定
する手段とを有し、故障の場合は零を出力する複
数の記憶回路と、 前記記憶回路に個々に対応され、かつ計数信号
が入力したときは、対応する記憶回路に関して上
位又は下位の記憶回路の出力と、対応する記憶回
路の出力とが異極性のときに対応する記憶回路に
書込信号を出力し、同極性のときに前記書込信号
の発生を阻止する複数の書込回路と、 前記記憶回路に個々に対応して設けられ、かつ
対応する記憶回路の出力と計数信号とを用いて該
計数信号の入力から所定時間内に記憶回路の＋Ｖ
の出力がない場合異常信号を出力することによ
り、対応する記憶回路に情報が正しく書込まれた
か否かを判定する複数の判定回路と、 を設けて成る計数装置。[Scope of Claims] 1. A storage means using a core memory, a means having strength that does not destroy information stored in the storage means and exciting the storage means with an excitation signal of a constant frequency, and the storage means means for determining ±V corresponding to the stored content by comparing the phase of a signal extracted from the output signal of the signal with a frequency twice that of the excitation signal and a reference signal, and in the case of a failure, the voltage is set to zero. When a plurality of memory circuits to output and a count signal is inputted to each of the memory circuits, the output of the upper or lower memory circuit with respect to the corresponding memory circuit is different from the output of the corresponding memory circuit. A counting device comprising: a plurality of write circuits that output a write signal to a corresponding memory circuit when the polarity is the same, and prevent generation of the write signal when the polarity is the same. 2 storage means using a core memory; means for exciting the storage means with an excitation signal of a constant frequency that has a strength that does not destroy the information stored in the storage means; A plurality of memory circuits, each having a means for comparing the phase of a signal extracted from a signal with twice the frequency of the signal and a reference signal to determine ±V corresponding to the stored content, and outputting zero in the case of a failure. and when the counting signal is input to each of the memory circuits, the output of the upper or lower memory circuit and the output of the corresponding memory circuit are of different polarity with respect to the corresponding memory circuit. a plurality of write circuits that output write signals to the memory circuits and prevent the generation of the write signals when they have the same polarity; and outputs of the memory circuits provided individually corresponding to the memory circuits; +V of the storage circuit within a predetermined time from the input of the count signal.
A counting device comprising: a plurality of determination circuits that determine whether information has been correctly written to a corresponding memory circuit by outputting an abnormal signal when there is no output.