JPS632195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS632195A JPS632195A JP61145795A JP14579586A JPS632195A JP S632195 A JPS632195 A JP S632195A JP 61145795 A JP61145795 A JP 61145795A JP 14579586 A JP14579586 A JP 14579586A JP S632195 A JPS632195 A JP S632195A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にスタチックア
クセスモードを備えた半導体記憶装置に関する。
クセスモードを備えた半導体記憶装置に関する。
[従来の技術]
近年、コラムアドレス系をスタチック回路で構成し、コ
ラムアドレスの変化に追随してコラムアドレスデコーダ
が動作し、データの入出力を行なうモード(スタチック
コラムモードと称する)を瀦えたダイナミックMO8−
RAMが用いられている。
ラムアドレスの変化に追随してコラムアドレスデコーダ
が動作し、データの入出力を行なうモード(スタチック
コラムモードと称する)を瀦えたダイナミックMO8−
RAMが用いられている。
第3図は上記のようなスタチックコラムモードを備えた
ダイナミックRAMの従来例を示すブロツク図である。
ダイナミックRAMの従来例を示すブロツク図である。
図において、メモリセルアレイ/Oは図示しないビット
線およびワード線に沿って?!!数個のメモリセルが規
則的に配列されたものであり、同一のビット線に接続さ
れたメモリセルはセンスアンプ・I/Oゲート11を介
して入力バッフ721 、f5よび出力バッフ722に
接続される。
線およびワード線に沿って?!!数個のメモリセルが規
則的に配列されたものであり、同一のビット線に接続さ
れたメモリセルはセンスアンプ・I/Oゲート11を介
して入力バッフ721 、f5よび出力バッフ722に
接続される。
入力バッフ?21は入力端子6から入力される入力デー
タを一時的に記憶し、センスアンプ・■/Oゲート11
に与える。出力バッファ22はメモリセルから読出され
たデータを一時的に記憶し、出力端子7に出力する。メ
モリセルアレイ/Oのビット線およびワード線の選択は
、それぞれ、コラムデコーダ12およびローデコーダ1
4によって行なわれる。コラムデコーダ12はコラムア
ドレスバッファ13から与えられるコラムアドレスをデ
コードし、ローデコーダ14はローアドレスバッファ1
5から与えられるローアドレスをデコードする。コラム
アドレスバッフ?13およびローアドレスバッファ15
は、外部からアドレス入力端子5に時分割的に入力され
るコラムアドレスおよびローアドレスAddをそれぞれ
一時的に記憶する。また、ローアドレスバッファ15は
、ローアドレスカウンタ16で発生されるローアドレス
も受け、メモリセルアレイ/Oのリフレッシュモード時
には、外部からのローアドレスに代えてこの内部で発生
されたローアドレスを一時的に記憶する。
タを一時的に記憶し、センスアンプ・■/Oゲート11
に与える。出力バッファ22はメモリセルから読出され
たデータを一時的に記憶し、出力端子7に出力する。メ
モリセルアレイ/Oのビット線およびワード線の選択は
、それぞれ、コラムデコーダ12およびローデコーダ1
4によって行なわれる。コラムデコーダ12はコラムア
ドレスバッファ13から与えられるコラムアドレスをデ
コードし、ローデコーダ14はローアドレスバッファ1
5から与えられるローアドレスをデコードする。コラム
アドレスバッフ?13およびローアドレスバッファ15
は、外部からアドレス入力端子5に時分割的に入力され
るコラムアドレスおよびローアドレスAddをそれぞれ
一時的に記憶する。また、ローアドレスバッファ15は
、ローアドレスカウンタ16で発生されるローアドレス
も受け、メモリセルアレイ/Oのリフレッシュモード時
には、外部からのローアドレスに代えてこの内部で発生
されたローアドレスを一時的に記憶する。
R/WりOツク回路20.0ASクロック回路19g3
よびRASクロック回路18は、それぞれ、入力端子2
,3および4から入力される読出/書込l11IlII
信号WE(以下、単にWEと称す)、コラムアドレスス
トローブ信号CAS (以下、単にCAsと称す)およ
びローアドレスストローブ信号RAS (以下、単にR
ASと称す)を受け、各回路の動作を制卸するための所
定のタイミングクロック信号を発生する。R/Wクロッ
ク回路20は、その出力が入力バッフ721および出力
バッフ?22に与えられそれらの動作を制御する。CA
Sクロック回路19は、その出力が入力バッフ?21゜
出力バッファ22およびコラムアドレスバッファ13に
与えられ、それらの動作を制御する。また、CASクロ
ック回路19はCASを発生し、REFりOツク回路1
7に与える。RASり0ツク回路18はセンスアンプ活
性化信号S(以下、単にSと称す)を発生し、センスア
ンプ・I/Oゲート11に3まれるセンスアンプの動作
を制御する。
よびRASクロック回路18は、それぞれ、入力端子2
,3および4から入力される読出/書込l11IlII
信号WE(以下、単にWEと称す)、コラムアドレスス
トローブ信号CAS (以下、単にCAsと称す)およ
びローアドレスストローブ信号RAS (以下、単にR
ASと称す)を受け、各回路の動作を制卸するための所
定のタイミングクロック信号を発生する。R/Wクロッ
ク回路20は、その出力が入力バッフ721および出力
バッフ?22に与えられそれらの動作を制御する。CA
Sクロック回路19は、その出力が入力バッフ?21゜
出力バッファ22およびコラムアドレスバッファ13に
与えられ、それらの動作を制御する。また、CASクロ
ック回路19はCASを発生し、REFりOツク回路1
7に与える。RASり0ツク回路18はセンスアンプ活
性化信号S(以下、単にSと称す)を発生し、センスア
ンプ・I/Oゲート11に3まれるセンスアンプの動作
を制御する。
また、このSはCER生回路3oに与えられる。
さらに、RASクロック回路18はRASを発生し、R
EFクロック回路17に与える。REFクロック回路1
7は、この半導体装@1をリフレッシュモードに切換え
るためのリフレッシュクロックREF(以下、単にRE
Fと称す)を発生する。
EFクロック回路17に与える。REFクロック回路1
7は、この半導体装@1をリフレッシュモードに切換え
るためのリフレッシュクロックREF(以下、単にRE
Fと称す)を発生する。
REFクロック回路の出力REFはローアドレスバッフ
ァ15およびローアドレスカウンタ16に与えられる。
ァ15およびローアドレスカウンタ16に与えられる。
ローアドレスバッファ15は、このREFに応答して、
アドレス入力端子5からのアドレスとローアドレスカウ
ンタ1Gからのアドレスとを切換えて記憶するように構
成されている。
アドレス入力端子5からのアドレスとローアドレスカウ
ンタ1Gからのアドレスとを切換えて記憶するように構
成されている。
CE発生回路30は、Sを反転して;!延させたコラム
デコーダ系イネーブル信号CEを発生し、コラムデコー
ダ12およびコラムアドレスバッファ13に与える。コ
ラムデコーダ系(コラムデコーダ12.コラムアドレス
バッファ13等)は、このGEに基づいてその動作可能
/動作禁止が制御される。
デコーダ系イネーブル信号CEを発生し、コラムデコー
ダ12およびコラムアドレスバッファ13に与える。コ
ラムデコーダ系(コラムデコーダ12.コラムアドレス
バッファ13等)は、このGEに基づいてその動作可能
/動作禁止が制御される。
第4図は上記従来回路のリードサイクルにおける動作タ
イミングを示すタイミングチャートである。以下、この
第4図を参照して上記従来回路のリードサイクル時の動
作を説明する。RASが立ち下がってアクティブな状態
になると、O−アドレスバッファ15はアドレス入力端
子5から入力されるローアドレス(RA)をラッチする
。このラッチされたローアドレスはローデコーダ14に
よってデコードされ、メモリセルアレイ/Oの中の1本
のワード線が選択され、その電位が立ち上がる。応じて
、選択されたワード線につながるメモリセルのデータが
各ビット線に読出される。また、RASクロック回路1
8はRASの立ち下がりから所定時間慢にSを立ち下げ
、各ビット線に接続されたセンスアンプ11を活性化す
る。これによって、センス動作が行なわれる。また、S
の立ち下がりに伴なって、GEが“L″レベルなり、こ
れ以後コラムデコーダ系はアドレス入力端子5からの外
部アドレス入力に追随して動作する。
イミングを示すタイミングチャートである。以下、この
第4図を参照して上記従来回路のリードサイクル時の動
作を説明する。RASが立ち下がってアクティブな状態
になると、O−アドレスバッファ15はアドレス入力端
子5から入力されるローアドレス(RA)をラッチする
。このラッチされたローアドレスはローデコーダ14に
よってデコードされ、メモリセルアレイ/Oの中の1本
のワード線が選択され、その電位が立ち上がる。応じて
、選択されたワード線につながるメモリセルのデータが
各ビット線に読出される。また、RASクロック回路1
8はRASの立ち下がりから所定時間慢にSを立ち下げ
、各ビット線に接続されたセンスアンプ11を活性化す
る。これによって、センス動作が行なわれる。また、S
の立ち下がりに伴なって、GEが“L″レベルなり、こ
れ以後コラムデコーダ系はアドレス入力端子5からの外
部アドレス入力に追随して動作する。
ざらに、CASが立ち下がってアクティブ状態になると
、データ出力系が動作し、出力バッフ722にデータ出
力が現われる。
、データ出力系が動作し、出力バッフ722にデータ出
力が現われる。
次に、上記従来回路のライトサイクル時における動作を
説明する。通常、ライトサイクルでは、リードサイクル
とは異なり、スタチックコラムモードによるデータの書
込は行なわれない。なぜならば、この場合入力データ[
)Inの切換を伴ない、入力データQlnのラッチタイ
ミングの規定が難しく、またアドレススキュー(各ビッ
ト間のタイミングのずれ)等によるショードアドレイサ
イクルの発生時には、W4I込等の不都合な問題が生ず
るからである。したがって、ライトサイクルでは、外部
制御信号(CAS、WE)によって制御されたダイナミ
ック書込動作を行なう。このときの動作タイミングを第
5図に示す。この場合、CASまたはWEの立ち下がり
の遅い方で、コラムアドレスおよびデータ人力Qlnが
ラッチされ、対応するメモリセルにデータが書込まれる
。以後は、CAsまたはWEが“H”レベルに戻るまで
は1サイクルとして規定され、この1サイクル中にアド
レス入力が変化しても何ら動作しない。次に、CAsま
たはWEが“H″レベルら゛L′ルベルになると、次の
ライトサイクルに移行する。
説明する。通常、ライトサイクルでは、リードサイクル
とは異なり、スタチックコラムモードによるデータの書
込は行なわれない。なぜならば、この場合入力データ[
)Inの切換を伴ない、入力データQlnのラッチタイ
ミングの規定が難しく、またアドレススキュー(各ビッ
ト間のタイミングのずれ)等によるショードアドレイサ
イクルの発生時には、W4I込等の不都合な問題が生ず
るからである。したがって、ライトサイクルでは、外部
制御信号(CAS、WE)によって制御されたダイナミ
ック書込動作を行なう。このときの動作タイミングを第
5図に示す。この場合、CASまたはWEの立ち下がり
の遅い方で、コラムアドレスおよびデータ人力Qlnが
ラッチされ、対応するメモリセルにデータが書込まれる
。以後は、CAsまたはWEが“H”レベルに戻るまで
は1サイクルとして規定され、この1サイクル中にアド
レス入力が変化しても何ら動作しない。次に、CAsま
たはWEが“H″レベルら゛L′ルベルになると、次の
ライトサイクルに移行する。
〔発明が解決しようとする問題点]
上記のように、スタチックデコード動作〈外部制御信号
に同期しない動作を行なうという意味で、内部同期動作
ということもある)を備えた半導体記憶装置において、
第6図に示すようなタイミングで制御信号およびアドレ
ス信号が入力される場合を考える。この場合は、RAS
が立ち下がってから、CASが立ち下がるまでに長い時
間【1を有し、したがって内部信号CEが立ち下がって
からCASが立ち下がるまでの時間tl−to(これを
CASスタンバイ状態という)も長時間を有する。この
CASスタンバイ状態において、アドレス信号の遷移が
生じ゛た場合、これに従って内部でコラムデコーダ系が
動作し、これによる電流消費が大きなものとなる。第6
図には、この様子をコラムデコーダノード(コラムデコ
ーダ12がセンスアンプ・I/Oゲート11中の各1/
Oゲートと個別につながるノードであり、CDO,CD
1、・・・で表わす)の波形および電源から供給される
電源電流波形■CCにより示しである。
に同期しない動作を行なうという意味で、内部同期動作
ということもある)を備えた半導体記憶装置において、
第6図に示すようなタイミングで制御信号およびアドレ
ス信号が入力される場合を考える。この場合は、RAS
が立ち下がってから、CASが立ち下がるまでに長い時
間【1を有し、したがって内部信号CEが立ち下がって
からCASが立ち下がるまでの時間tl−to(これを
CASスタンバイ状態という)も長時間を有する。この
CASスタンバイ状態において、アドレス信号の遷移が
生じ゛た場合、これに従って内部でコラムデコーダ系が
動作し、これによる電流消費が大きなものとなる。第6
図には、この様子をコラムデコーダノード(コラムデコ
ーダ12がセンスアンプ・I/Oゲート11中の各1/
Oゲートと個別につながるノードであり、CDO,CD
1、・・・で表わす)の波形および電源から供給される
電源電流波形■CCにより示しである。
*際のメモリ素子の使用状態では、多数個のメモリ素子
を同一基板上に装備し、この基板上で1よ各メモリ素子
間でアドレス信号入力バスを共通化し、制御クロック(
CAS)のみ個別に与える方法がとられる。この構成を
、第7図に示す。第7図において、メモリ素子M1.M
2.M3.・・・には、それぞれ共通化されたアドレス
バスおよびR口信号線が接続される。また、各メモリ素
子M1、M2.・・・には、それぞれCAS(CASI
。
を同一基板上に装備し、この基板上で1よ各メモリ素子
間でアドレス信号入力バスを共通化し、制御クロック(
CAS)のみ個別に与える方法がとられる。この構成を
、第7図に示す。第7図において、メモリ素子M1.M
2.M3.・・・には、それぞれ共通化されたアドレス
バスおよびR口信号線が接続される。また、各メモリ素
子M1、M2.・・・には、それぞれCAS(CASI
。
CAS2.・・・)が個別的に与えられる。
さらに、第8図には、第7図に示すメモリボードの動作
波形例を示す。図では、RAS信号によリメモリ素子M
1.M2.M3.・・・が選択され、このうちCASl
、CAS2.CAS3.・・・が時間差をもって活性化
され、各々のメモリ素子を時間順次にアクセスする場合
を示している。このような場合に、個々のメモリ素子に
ついてみると、第6図に示すような信号入力が行なわれ
ることになる。たとえば、メモリ素子M3については、
CASl、CA32人力は必要ないが、アドレスバスが
共通化しているために、不要なアドレス遷移が生じ、こ
のときff1述のように不要2i流が流れることになる
。
波形例を示す。図では、RAS信号によリメモリ素子M
1.M2.M3.・・・が選択され、このうちCASl
、CAS2.CAS3.・・・が時間差をもって活性化
され、各々のメモリ素子を時間順次にアクセスする場合
を示している。このような場合に、個々のメモリ素子に
ついてみると、第6図に示すような信号入力が行なわれ
ることになる。たとえば、メモリ素子M3については、
CASl、CA32人力は必要ないが、アドレスバスが
共通化しているために、不要なアドレス遷移が生じ、こ
のときff1述のように不要2i流が流れることになる
。
上記のごとく、従来の半導体記憶装置はCASスタンバ
イ状態において、不要な外部アドレス信号入力の遷移に
より、内部のコラムデコーダ系が不要に動作し、これに
より消費1力が増大するという問題点があった。
イ状態において、不要な外部アドレス信号入力の遷移に
より、内部のコラムデコーダ系が不要に動作し、これに
より消費1力が増大するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、スタチックコラムデコード方式の利点を生か
しつつ、不要な電力消費を防ぐことができる半導体記憶
8置を提供することを目的とする。
たもので、スタチックコラムデコード方式の利点を生か
しつつ、不要な電力消費を防ぐことができる半導体記憶
8置を提供することを目的とする。
[問題点を解決するための手段]
この発明にかかる半導体記憶装置は、コラムアドレスス
トローブ信号がノンアクティブ状態のときに、外部から
入力される所定の制御信号に応答してコラムデコーダ系
の動作を禁止するようにしたものである。
トローブ信号がノンアクティブ状態のときに、外部から
入力される所定の制御信号に応答してコラムデコーダ系
の動作を禁止するようにしたものである。
[作用〕
この発明におけるコラムデコーダ系動作禁止手段は、コ
ラムアドレスストローブ信号がノンアクティブ状態のと
きに外部から入力される所定の制御信号に応答してコラ
ムデコーダ系の動作を禁止することにより、CASAタ
ンバイ状態時に不要な外部アドレス入力の遷移が発生し
ても、コラムデコーダ系が動作せず、コラムデコーダ系
に不要な消費電力が流れるのを防止する。
ラムアドレスストローブ信号がノンアクティブ状態のと
きに外部から入力される所定の制御信号に応答してコラ
ムデコーダ系の動作を禁止することにより、CASAタ
ンバイ状態時に不要な外部アドレス入力の遷移が発生し
ても、コラムデコーダ系が動作せず、コラムデコーダ系
に不要な消費電力が流れるのを防止する。
[実施例]
第1図はこの発明の一実施例の半導体記憶装置に用いら
れるCE発生回路の構成の一例を示す回路図である。な
お、以下に説明する実施例は、第3図に示す従来8置に
比べて、GE発生回路の部分の構成のみが異なるだけで
あり、その他の構成は第3図に示すものと同(羞であっ
てよい。第3図に示す従来のGE発生回路3oはSのみ
に基づいてCEを発生させるようになっていたが、第1
図の回路では、S、WE、CASの3つの信号に基づい
てGEを発生させる構成となっている。すなわち、Sは
インバータ31を介してNANDA−ト32の一方入力
端に与えられる。また、WEおよびCASは、それぞれ
、インバータ33および34を介してORゲート35の
一方入力端および他方入力端に与えられる。このORゲ
ート35の出力はNANDA−ト32の他方入力端に与
えられる。そして、このNANOA−トの出力端からC
Eが出力される。
れるCE発生回路の構成の一例を示す回路図である。な
お、以下に説明する実施例は、第3図に示す従来8置に
比べて、GE発生回路の部分の構成のみが異なるだけで
あり、その他の構成は第3図に示すものと同(羞であっ
てよい。第3図に示す従来のGE発生回路3oはSのみ
に基づいてCEを発生させるようになっていたが、第1
図の回路では、S、WE、CASの3つの信号に基づい
てGEを発生させる構成となっている。すなわち、Sは
インバータ31を介してNANDA−ト32の一方入力
端に与えられる。また、WEおよびCASは、それぞれ
、インバータ33および34を介してORゲート35の
一方入力端および他方入力端に与えられる。このORゲ
ート35の出力はNANDA−ト32の他方入力端に与
えられる。そして、このNANOA−トの出力端からC
Eが出力される。
第2図は第1図にホすCE発生回路を用いたこの発明の
一実施例の動作タイミングを示すタイミングチャートで
ある。以下、この第2図を参照してこの発明の一実施例
の動作について説明する。
一実施例の動作タイミングを示すタイミングチャートで
ある。以下、この第2図を参照してこの発明の一実施例
の動作について説明する。
第2図では、前述の第6図と同じタイミングでRAS、
CASが入力されているが、ここでGAぎが“H″レベ
ル時なわちノンアクティブ状態のときに、WEをL”レ
ベルにしておくと、CEは゛°H″レベルのままとなる
。そのため、CA百ススタンバイ状態時コラムデコーダ
系は動作せず、不要な外部アドレス信号の遷移に従って
内部回路が動作しないので、これによる不要な電源電流
1ccの消費はない、なお、第2図では、CAs立ち下
がり後の第1サイクルがリードサイクルである場合を示
しており、この場合はCAs立ち下がりの前にWEを“
H”レベルにすることにより、通常通りのリード動作を
行なう。−方、CAs立ち下がり後の第1サイクルがラ
イトサイクルの場合は、WEをL”レベルに保持したま
まCASを立ち下げることにより、CAs立ち下がり時
にコラムアドレスがラッチされ、前jホのように対応す
るメモリセルにデータが書込まれる。
CASが入力されているが、ここでGAぎが“H″レベ
ル時なわちノンアクティブ状態のときに、WEをL”レ
ベルにしておくと、CEは゛°H″レベルのままとなる
。そのため、CA百ススタンバイ状態時コラムデコーダ
系は動作せず、不要な外部アドレス信号の遷移に従って
内部回路が動作しないので、これによる不要な電源電流
1ccの消費はない、なお、第2図では、CAs立ち下
がり後の第1サイクルがリードサイクルである場合を示
しており、この場合はCAs立ち下がりの前にWEを“
H”レベルにすることにより、通常通りのリード動作を
行なう。−方、CAs立ち下がり後の第1サイクルがラ
イトサイクルの場合は、WEをL”レベルに保持したま
まCASを立ち下げることにより、CAs立ち下がり時
にコラムアドレスがラッチされ、前jホのように対応す
るメモリセルにデータが書込まれる。
なお、リードサイクルの場合は、W EをCAs立ち下
がりより十分前(入力コラムアドレスと同時程度)に立
ち下げてスタチックコラムデコーダ系を能動状態にして
おくことにより、CASの立ち下がりからデータ出力ま
での時間を短くできるというスタチックコラムモードの
本来の利点を損うことがない。なぜならば、CAs立ち
下がり以前に時間の余裕をもってコラムアドレスを入力
するようにしても、このコラムアドレス入力時にスタチ
ックコラムデコーダ系が動作しているので、すぐにコラ
ムアドレスがラッチされてメモリセルのアクセスが行な
われ、読出されたデータが出力バッファ22に格納され
るので、CASが立ち下がると即座に出力バッファ22
から出力が得られるためである。但し、WEの立ち上げ
タイミングをあまりにも早くすると、不要′R電源電流
増すので、注意を要する。
がりより十分前(入力コラムアドレスと同時程度)に立
ち下げてスタチックコラムデコーダ系を能動状態にして
おくことにより、CASの立ち下がりからデータ出力ま
での時間を短くできるというスタチックコラムモードの
本来の利点を損うことがない。なぜならば、CAs立ち
下がり以前に時間の余裕をもってコラムアドレスを入力
するようにしても、このコラムアドレス入力時にスタチ
ックコラムデコーダ系が動作しているので、すぐにコラ
ムアドレスがラッチされてメモリセルのアクセスが行な
われ、読出されたデータが出力バッファ22に格納され
るので、CASが立ち下がると即座に出力バッファ22
から出力が得られるためである。但し、WEの立ち上げ
タイミングをあまりにも早くすると、不要′R電源電流
増すので、注意を要する。
一方、ライトサイクルの場合は、前述のように、本来ス
タチックコラムデコードは行なわれず、CAs立ち下が
りエツジでコラムアドレスをラッチし、ここからコラム
デコーダ系が動作するダイナミック方式が通例であるの
で、本実施例のようにデコーダ系が動作する方式でも、
従来と同じライト動作が可能である。
タチックコラムデコードは行なわれず、CAs立ち下が
りエツジでコラムアドレスをラッチし、ここからコラム
デコーダ系が動作するダイナミック方式が通例であるの
で、本実施例のようにデコーダ系が動作する方式でも、
従来と同じライト動作が可能である。
上述のごとく、本実施例によれば、従来のスタチックコ
ラムモードを僅えた半導体メモリの利点を何ら損うこと
なく不要なアドレス遷移による不要な電流消費を抑える
ことができる。
ラムモードを僅えた半導体メモリの利点を何ら損うこと
なく不要なアドレス遷移による不要な電流消費を抑える
ことができる。
なお、上記実施例では、スタチックコラムデコード機能
の動作可能/禁止の切換を、外部制御信@WEを用いて
行なう場合を示したが、これは他の制御信号、たとえば
Qutput Enab18信号等を用いてもよい。
の動作可能/禁止の切換を、外部制御信@WEを用いて
行なう場合を示したが、これは他の制御信号、たとえば
Qutput Enab18信号等を用いてもよい。
[発明の効果〕
以上のように、この発明によれば、スタチックコラムデ
コード機能を有する半導体記憶装置において、アドレス
信号入力の不要な遷移により消費される不要な電S′R
Wを除くことができる。
コード機能を有する半導体記憶装置において、アドレス
信号入力の不要な遷移により消費される不要な電S′R
Wを除くことができる。
第1図はこの発明の一実施例で用いられるGE発生回路
の一例を示す回路図である。 第2図はこの発明の一実施例の動作タイミングを示すタ
イミングチャートである。 第3図は従来の半導体記憶装置の一例を示すブロック因
である。 第4図は第3図に示す従来回路のリードサイクル時にお
ける動作を示すタイミングチャートである。 第5図は第3図に示す従来回路のライトサイクル時にお
ける動作を示すタイミングチャートである。 第6図は第3図に示す回路において不要電源電流が流れ
る場合の動作を示すタイミングチャートである。 第7図は半導体基板上に装備された多数国のメモリ素子
への信号線接続状態を示す図である。 第8図は第7図に示すメモリボードの動作波形例を示す
図である。 図において、1は半導体記憶装置、2〜4は入力端子、
5はアドレス入力端子、/Oはメモリセルアレイ、11
はセンスアンプ・I/Oゲート、12はコラムデコーダ
、13はコラムアドレスバッファ、14はローデコーダ
、15はローアドレスバッフ?、16はローアドレスカ
ウンタ、17はREFクロック回路、18はRASクロ
ック回路、19はCASクロック回路、20はR/Wク
ロック回路、21は入力バッファ、22は出力バッフ?
、30はGE発生回路、31.33および34はインバ
ータ、32はNANOゲート、35はORゲートを示す
。 代理人 大 岩 増 雄 82図 第4図 REf−”Lり一一−−−−−−−−−−−−−−−−
−−一一一一一−一一一第S図 萬6図
の一例を示す回路図である。 第2図はこの発明の一実施例の動作タイミングを示すタ
イミングチャートである。 第3図は従来の半導体記憶装置の一例を示すブロック因
である。 第4図は第3図に示す従来回路のリードサイクル時にお
ける動作を示すタイミングチャートである。 第5図は第3図に示す従来回路のライトサイクル時にお
ける動作を示すタイミングチャートである。 第6図は第3図に示す回路において不要電源電流が流れ
る場合の動作を示すタイミングチャートである。 第7図は半導体基板上に装備された多数国のメモリ素子
への信号線接続状態を示す図である。 第8図は第7図に示すメモリボードの動作波形例を示す
図である。 図において、1は半導体記憶装置、2〜4は入力端子、
5はアドレス入力端子、/Oはメモリセルアレイ、11
はセンスアンプ・I/Oゲート、12はコラムデコーダ
、13はコラムアドレスバッファ、14はローデコーダ
、15はローアドレスバッフ?、16はローアドレスカ
ウンタ、17はREFクロック回路、18はRASクロ
ック回路、19はCASクロック回路、20はR/Wク
ロック回路、21は入力バッファ、22は出力バッフ?
、30はGE発生回路、31.33および34はインバ
ータ、32はNANOゲート、35はORゲートを示す
。 代理人 大 岩 増 雄 82図 第4図 REf−”Lり一一−−−−−−−−−−−−−−−−
−−一一一一一−一一一第S図 萬6図
Claims (2)
- (1)複数のビット線と、複数のワード線と、これらビ
ット線およびワード線に沿って規則的に配列された複数
のメモリセルとを含むメモリセルアレイ、 前記各ビット線に接続され、これらビット線へのデータ
の入出力を行なうI/Oゲート手段、および 前記I/Oゲート手段を選択するためのコラムデコーダ
系を備え、 前記コラムデコーダ系は、外部から入力されるアドレス
信号の変化に追随して前記I/Oゲート手段の選択動作
を行なう機能、すなわちスタチックコラムデコード機能
を有している半導体記憶装置において、 外部から入力されるコラムアドレスストローブ信号がノ
ンアクティブ状態のとき、外部から入力される所定の制
御信号に基づいて、前記コラムデコーダ系の動作を禁止
する手段を備える、半導体記憶装置。 - (2)前記外部から入力される所定の制御信号は、読出
/書込制御信号である、特許請求の範囲第1項記載の半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61145795A JPS632195A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61145795A JPS632195A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS632195A true JPS632195A (ja) | 1988-01-07 |
Family
ID=15393327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61145795A Pending JPS632195A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS632195A (ja) |
-
1986
- 1986-06-20 JP JP61145795A patent/JPS632195A/ja active Pending
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