JPS632195A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、半導体記憶装置に関し、特にスタチックア
クセスモードを備えた半導体記憶装置に関する。

［従来の技術］ 近年、コラムアドレス系をスタチック回路で構成し、コ
ラムアドレスの変化に追随してコラムアドレスデコーダ
が動作し、データの入出力を行なうモード（スタチック
コラムモードと称する）を瀦えたダイナミックＭＯ８−
ＲＡＭが用いられている。

第３図は上記のようなスタチックコラムモードを備えた
ダイナミックＲＡＭの従来例を示すブロツク図である。

図において、メモリセルアレイ／Ｏは図示しないビット
線およびワード線に沿って？！！数個のメモリセルが規
則的に配列されたものであり、同一のビット線に接続さ
れたメモリセルはセンスアンプ・Ｉ／Ｏゲート１１を介
して入力バッフ７２１　、ｆ５よび出力バッフ７２２に
接続される。

入力バッフ？２１は入力端子６から入力される入力デー
タを一時的に記憶し、センスアンプ・■／Ｏゲート１１
に与える。出力バッファ２２はメモリセルから読出され
たデータを一時的に記憶し、出力端子７に出力する。メ
モリセルアレイ／Ｏのビット線およびワード線の選択は
、それぞれ、コラムデコーダ１２およびローデコーダ１
４によって行なわれる。コラムデコーダ１２はコラムア
ドレスバッファ１３から与えられるコラムアドレスをデ
コードし、ローデコーダ１４はローアドレスバッファ１
５から与えられるローアドレスをデコードする。コラム
アドレスバッフ？１３およびローアドレスバッファ１５
は、外部からアドレス入力端子５に時分割的に入力され
るコラムアドレスおよびローアドレスＡｄｄをそれぞれ
一時的に記憶する。また、ローアドレスバッファ１５は
、ローアドレスカウンタ１６で発生されるローアドレス
も受け、メモリセルアレイ／Ｏのリフレッシュモード時
には、外部からのローアドレスに代えてこの内部で発生
されたローアドレスを一時的に記憶する。

Ｒ／ＷりＯツク回路２０．０ＡＳクロック回路１９ｇ３
よびＲＡＳクロック回路１８は、それぞれ、入力端子２
，３および４から入力される読出／書込ｌ１１ＩｌＩＩ
信号ＷＥ（以下、単にＷＥと称す）、コラムアドレスス
トローブ信号ＣＡＳ　（以下、単にＣＡｓと称す）およ
びローアドレスストローブ信号ＲＡＳ　（以下、単にＲ
ＡＳと称す）を受け、各回路の動作を制卸するための所
定のタイミングクロック信号を発生する。Ｒ／Ｗクロッ
ク回路２０は、その出力が入力バッフ７２１および出力
バッフ？２２に与えられそれらの動作を制御する。ＣＡ
Ｓクロック回路１９は、その出力が入力バッフ？２１゜
出力バッファ２２およびコラムアドレスバッファ１３に
与えられ、それらの動作を制御する。また、ＣＡＳクロ
ック回路１９はＣＡＳを発生し、ＲＥＦりＯツク回路１
７に与える。ＲＡＳり０ツク回路１８はセンスアンプ活
性化信号Ｓ（以下、単にＳと称す）を発生し、センスア
ンプ・Ｉ／Ｏゲート１１に３まれるセンスアンプの動作
を制御する。

また、このＳはＣＥＲ生回路３ｏに与えられる。

さらに、ＲＡＳクロック回路１８はＲＡＳを発生し、Ｒ
ＥＦクロック回路１７に与える。ＲＥＦクロック回路１
７は、この半導体装＠１をリフレッシュモードに切換え
るためのリフレッシュクロックＲＥＦ（以下、単にＲＥ
Ｆと称す）を発生する。

ＲＥＦクロック回路の出力ＲＥＦはローアドレスバッフ
ァ１５およびローアドレスカウンタ１６に与えられる。

ローアドレスバッファ１５は、このＲＥＦに応答して、
アドレス入力端子５からのアドレスとローアドレスカウ
ンタ１Ｇからのアドレスとを切換えて記憶するように構
成されている。

ＣＥ発生回路３０は、Ｓを反転して；！延させたコラム
デコーダ系イネーブル信号ＣＥを発生し、コラムデコー
ダ１２およびコラムアドレスバッファ１３に与える。コ
ラムデコーダ系（コラムデコーダ１２．コラムアドレス
バッファ１３等）は、このＧＥに基づいてその動作可能
／動作禁止が制御される。

第４図は上記従来回路のリードサイクルにおける動作タ
イミングを示すタイミングチャートである。以下、この
第４図を参照して上記従来回路のリードサイクル時の動
作を説明する。ＲＡＳが立ち下がってアクティブな状態
になると、Ｏ−アドレスバッファ１５はアドレス入力端
子５から入力されるローアドレス（ＲＡ）をラッチする
。このラッチされたローアドレスはローデコーダ１４に
よってデコードされ、メモリセルアレイ／Ｏの中の１本
のワード線が選択され、その電位が立ち上がる。応じて
、選択されたワード線につながるメモリセルのデータが
各ビット線に読出される。また、ＲＡＳクロック回路１
８はＲＡＳの立ち下がりから所定時間慢にＳを立ち下げ
、各ビット線に接続されたセンスアンプ１１を活性化す
る。これによって、センス動作が行なわれる。また、Ｓ
の立ち下がりに伴なって、ＧＥが“Ｌ″レベルなり、こ
れ以後コラムデコーダ系はアドレス入力端子５からの外
部アドレス入力に追随して動作する。

ざらに、ＣＡＳが立ち下がってアクティブ状態になると
、データ出力系が動作し、出力バッフ７２２にデータ出
力が現われる。

次に、上記従来回路のライトサイクル時における動作を
説明する。通常、ライトサイクルでは、リードサイクル
とは異なり、スタチックコラムモードによるデータの書
込は行なわれない。なぜならば、この場合入力データ［
）Ｉｎの切換を伴ない、入力データＱｌｎのラッチタイ
ミングの規定が難しく、またアドレススキュー（各ビッ
ト間のタイミングのずれ）等によるショードアドレイサ
イクルの発生時には、Ｗ４Ｉ込等の不都合な問題が生ず
るからである。したがって、ライトサイクルでは、外部
制御信号（ＣＡＳ、ＷＥ）によって制御されたダイナミ
ック書込動作を行なう。このときの動作タイミングを第
５図に示す。この場合、ＣＡＳまたはＷＥの立ち下がり
の遅い方で、コラムアドレスおよびデータ人力Ｑｌｎが
ラッチされ、対応するメモリセルにデータが書込まれる
。以後は、ＣＡｓまたはＷＥが“Ｈ”レベルに戻るまで
は１サイクルとして規定され、この１サイクル中にアド
レス入力が変化しても何ら動作しない。次に、ＣＡｓま
たはＷＥが“Ｈ″レベルら゛Ｌ′ルベルになると、次の
ライトサイクルに移行する。

〔発明が解決しようとする問題点］ 上記のように、スタチックデコード動作〈外部制御信号
に同期しない動作を行なうという意味で、内部同期動作
ということもある）を備えた半導体記憶装置において、
第６図に示すようなタイミングで制御信号およびアドレ
ス信号が入力される場合を考える。この場合は、ＲＡＳ
が立ち下がってから、ＣＡＳが立ち下がるまでに長い時
間【１を有し、したがって内部信号ＣＥが立ち下がって
からＣＡＳが立ち下がるまでの時間ｔｌ−ｔｏ（これを
ＣＡＳスタンバイ状態という）も長時間を有する。この
ＣＡＳスタンバイ状態において、アドレス信号の遷移が
生じ゛た場合、これに従って内部でコラムデコーダ系が
動作し、これによる電流消費が大きなものとなる。第６
図には、この様子をコラムデコーダノード（コラムデコ
ーダ１２がセンスアンプ・Ｉ／Ｏゲート１１中の各１／
Ｏゲートと個別につながるノードであり、ＣＤＯ，ＣＤ
１、・・・で表わす）の波形および電源から供給される
電源電流波形■ＣＣにより示しである。

＊際のメモリ素子の使用状態では、多数個のメモリ素子
を同一基板上に装備し、この基板上で１よ各メモリ素子
間でアドレス信号入力バスを共通化し、制御クロック（
ＣＡＳ）のみ個別に与える方法がとられる。この構成を
、第７図に示す。第７図において、メモリ素子Ｍ１．Ｍ
２．Ｍ３．・・・には、それぞれ共通化されたアドレス
バスおよびＲ口信号線が接続される。また、各メモリ素
子Ｍ１、Ｍ２．・・・には、それぞれＣＡＳ（ＣＡＳＩ
。

ＣＡＳ２．・・・）が個別的に与えられる。

さらに、第８図には、第７図に示すメモリボードの動作
波形例を示す。図では、ＲＡＳ信号によリメモリ素子Ｍ
１．Ｍ２．Ｍ３．・・・が選択され、このうちＣＡＳｌ
、ＣＡＳ２．ＣＡＳ３．・・・が時間差をもって活性化
され、各々のメモリ素子を時間順次にアクセスする場合
を示している。このような場合に、個々のメモリ素子に
ついてみると、第６図に示すような信号入力が行なわれ
ることになる。たとえば、メモリ素子Ｍ３については、
ＣＡＳｌ、ＣＡ３２人力は必要ないが、アドレスバスが
共通化しているために、不要なアドレス遷移が生じ、こ
のときｆｆ１述のように不要２ｉ流が流れることになる
。

上記のごとく、従来の半導体記憶装置はＣＡＳスタンバ
イ状態において、不要な外部アドレス信号入力の遷移に
より、内部のコラムデコーダ系が不要に動作し、これに
より消費１力が増大するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、スタチックコラムデコード方式の利点を生か
しつつ、不要な電力消費を防ぐことができる半導体記憶
８置を提供することを目的とする。

［問題点を解決するための手段］ この発明にかかる半導体記憶装置は、コラムアドレスス
トローブ信号がノンアクティブ状態のときに、外部から
入力される所定の制御信号に応答してコラムデコーダ系
の動作を禁止するようにしたものである。

［作用〕 この発明におけるコラムデコーダ系動作禁止手段は、コ
ラムアドレスストローブ信号がノンアクティブ状態のと
きに外部から入力される所定の制御信号に応答してコラ
ムデコーダ系の動作を禁止することにより、ＣＡＳＡタ
ンバイ状態時に不要な外部アドレス入力の遷移が発生し
ても、コラムデコーダ系が動作せず、コラムデコーダ系
に不要な消費電力が流れるのを防止する。

［実施例］ 第１図はこの発明の一実施例の半導体記憶装置に用いら
れるＣＥ発生回路の構成の一例を示す回路図である。な
お、以下に説明する実施例は、第３図に示す従来８置に
比べて、ＧＥ発生回路の部分の構成のみが異なるだけで
あり、その他の構成は第３図に示すものと同（羞であっ
てよい。第３図に示す従来のＧＥ発生回路３ｏはＳのみ
に基づいてＣＥを発生させるようになっていたが、第１
図の回路では、Ｓ、ＷＥ、ＣＡＳの３つの信号に基づい
てＧＥを発生させる構成となっている。すなわち、Ｓは
インバータ３１を介してＮＡＮＤＡ−ト３２の一方入力
端に与えられる。また、ＷＥおよびＣＡＳは、それぞれ
、インバータ３３および３４を介してＯＲゲート３５の
一方入力端および他方入力端に与えられる。このＯＲゲ
ート３５の出力はＮＡＮＤＡ−ト３２の他方入力端に与
えられる。そして、このＮＡＮＯＡ−トの出力端からＣ
Ｅが出力される。

第２図は第１図にホすＣＥ発生回路を用いたこの発明の
一実施例の動作タイミングを示すタイミングチャートで
ある。以下、この第２図を参照してこの発明の一実施例
の動作について説明する。

第２図では、前述の第６図と同じタイミングでＲＡＳ、
ＣＡＳが入力されているが、ここでＧＡぎが“Ｈ″レベ
ル時なわちノンアクティブ状態のときに、ＷＥをＬ”レ
ベルにしておくと、ＣＥは゛°Ｈ″レベルのままとなる
。そのため、ＣＡ百ススタンバイ状態時コラムデコーダ
系は動作せず、不要な外部アドレス信号の遷移に従って
内部回路が動作しないので、これによる不要な電源電流
１ｃｃの消費はない、なお、第２図では、ＣＡｓ立ち下
がり後の第１サイクルがリードサイクルである場合を示
しており、この場合はＣＡｓ立ち下がりの前にＷＥを“
Ｈ”レベルにすることにより、通常通りのリード動作を
行なう。−方、ＣＡｓ立ち下がり後の第１サイクルがラ
イトサイクルの場合は、ＷＥをＬ”レベルに保持したま
まＣＡＳを立ち下げることにより、ＣＡｓ立ち下がり時
にコラムアドレスがラッチされ、前ｊホのように対応す
るメモリセルにデータが書込まれる。

なお、リードサイクルの場合は、Ｗ　ＥをＣＡｓ立ち下
がりより十分前（入力コラムアドレスと同時程度）に立
ち下げてスタチックコラムデコーダ系を能動状態にして
おくことにより、ＣＡＳの立ち下がりからデータ出力ま
での時間を短くできるというスタチックコラムモードの
本来の利点を損うことがない。なぜならば、ＣＡｓ立ち
下がり以前に時間の余裕をもってコラムアドレスを入力
するようにしても、このコラムアドレス入力時にスタチ
ックコラムデコーダ系が動作しているので、すぐにコラ
ムアドレスがラッチされてメモリセルのアクセスが行な
われ、読出されたデータが出力バッファ２２に格納され
るので、ＣＡＳが立ち下がると即座に出力バッファ２２
から出力が得られるためである。但し、ＷＥの立ち上げ
タイミングをあまりにも早くすると、不要′Ｒ電源電流
増すので、注意を要する。

一方、ライトサイクルの場合は、前述のように、本来ス
タチックコラムデコードは行なわれず、ＣＡｓ立ち下が
りエツジでコラムアドレスをラッチし、ここからコラム
デコーダ系が動作するダイナミック方式が通例であるの
で、本実施例のようにデコーダ系が動作する方式でも、
従来と同じライト動作が可能である。

上述のごとく、本実施例によれば、従来のスタチックコ
ラムモードを僅えた半導体メモリの利点を何ら損うこと
なく不要なアドレス遷移による不要な電流消費を抑える
ことができる。

なお、上記実施例では、スタチックコラムデコード機能
の動作可能／禁止の切換を、外部制御信＠ＷＥを用いて
行なう場合を示したが、これは他の制御信号、たとえば
Ｑｕｔｐｕｔ　Ｅｎａｂ１８信号等を用いてもよい。

［発明の効果〕 以上のように、この発明によれば、スタチックコラムデ
コード機能を有する半導体記憶装置において、アドレス
信号入力の不要な遷移により消費される不要な電Ｓ′Ｒ
Ｗを除くことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例で用いられるＧＥ発生回路
の一例を示す回路図である。 第２図はこの発明の一実施例の動作タイミングを示すタ
イミングチャートである。 第３図は従来の半導体記憶装置の一例を示すブロック因
である。 第４図は第３図に示す従来回路のリードサイクル時にお
ける動作を示すタイミングチャートである。 第５図は第３図に示す従来回路のライトサイクル時にお
ける動作を示すタイミングチャートである。 第６図は第３図に示す回路において不要電源電流が流れ
る場合の動作を示すタイミングチャートである。 第７図は半導体基板上に装備された多数国のメモリ素子
への信号線接続状態を示す図である。 第８図は第７図に示すメモリボードの動作波形例を示す
図である。 図において、１は半導体記憶装置、２〜４は入力端子、
５はアドレス入力端子、／Ｏはメモリセルアレイ、１１
はセンスアンプ・Ｉ／Ｏゲート、１２はコラムデコーダ
、１３はコラムアドレスバッファ、１４はローデコーダ
、１５はローアドレスバッフ？、１６はローアドレスカ
ウンタ、１７はＲＥＦクロック回路、１８はＲＡＳクロ
ック回路、１９はＣＡＳクロック回路、２０はＲ／Ｗク
ロック回路、２１は入力バッファ、２２は出力バッフ？
、３０はＧＥ発生回路、３１．３３および３４はインバ
ータ、３２はＮＡＮＯゲート、３５はＯＲゲートを示す
。 代理人　　　大　　岩　　増　　雄 ８２図 第４図 ＲＥｆ−”Ｌり一一−−−−−−−−−−−−−−−−
−−一一一一一−一一一第Ｓ図 萬６図

Claims (2)

【特許請求の範囲】
1. （１）複数のビット線と、複数のワード線と、これらビ
   ット線およびワード線に沿って規則的に配列された複数
   のメモリセルとを含むメモリセルアレイ、 前記各ビット線に接続され、これらビット線へのデータ
   の入出力を行なうＩ／Ｏゲート手段、および 前記Ｉ／Ｏゲート手段を選択するためのコラムデコーダ
   系を備え、 前記コラムデコーダ系は、外部から入力されるアドレス
   信号の変化に追随して前記Ｉ／Ｏゲート手段の選択動作
   を行なう機能、すなわちスタチックコラムデコード機能
   を有している半導体記憶装置において、 外部から入力されるコラムアドレスストローブ信号がノ
   ンアクティブ状態のとき、外部から入力される所定の制
   御信号に基づいて、前記コラムデコーダ系の動作を禁止
   する手段を備える、半導体記憶装置。
2. （２）前記外部から入力される所定の制御信号は、読出
   ／書込制御信号である、特許請求の範囲第１項記載の半
   導体記憶装置。