JPS63217890A - 位相ロックループ装置 - Google Patents
位相ロックループ装置Info
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- JPS63217890A JPS63217890A JP62273665A JP27366587A JPS63217890A JP S63217890 A JPS63217890 A JP S63217890A JP 62273665 A JP62273665 A JP 62273665A JP 27366587 A JP27366587 A JP 27366587A JP S63217890 A JPS63217890 A JP S63217890A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、周波数および位相が複合ビデオ信号の色同期
バースト信号成分に固定されている信号を発生し、かつ
間違った周波数に固定されることが防止される位相ロッ
クループ・システムに関する。
バースト信号成分に固定されている信号を発生し、かつ
間違った周波数に固定されることが防止される位相ロッ
クループ・システムに関する。
発明の背景
ＰＡＬ標準方式およびＮＴＳＣ標準方式のカラーテレビ
ジョン信号は、ベースバンドのルミナンス信号により占
有される周波数の帯域内にある周波数を有する抑圧色副
搬送波信号に位相変調されている色情報信号を含んでい
る。従来のＰＡＬ方式あるいはＮＴＳＣ方式のテレビジ
ョン受像機においては、変調された副搬送波信号は、色
情報の信号を復元するためにルミナンス信号から分離さ
れ、次いで同期復調される。同期復調処理における１つ
の段階として、抑圧色副搬送波信号を再生することが望
ましい。これは、通常、周波数および位相が複合ビデオ
信号の色同期バースト信号成分に固定されている持続振
動信号を発生する位相ロックループ（以下、ＰＬＬとい
う。）により実行される。バースト信号成分は、抑圧副
搬送波信号と等しい周波数を有する信号を８〜１０サイ
クル含んでいる。
ジョン信号は、ベースバンドのルミナンス信号により占
有される周波数の帯域内にある周波数を有する抑圧色副
搬送波信号に位相変調されている色情報信号を含んでい
る。従来のＰＡＬ方式あるいはＮＴＳＣ方式のテレビジ
ョン受像機においては、変調された副搬送波信号は、色
情報の信号を復元するためにルミナンス信号から分離さ
れ、次いで同期復調される。同期復調処理における１つ
の段階として、抑圧色副搬送波信号を再生することが望
ましい。これは、通常、周波数および位相が複合ビデオ
信号の色同期バースト信号成分に固定されている持続振
動信号を発生する位相ロックループ（以下、ＰＬＬとい
う。）により実行される。バースト信号成分は、抑圧副
搬送波信号と等しい周波数を有する信号を８〜１０サイ
クル含んでいる。
このバースト信号は、ビデオ信号の各水平ラインの小さ
な部分、すなわちバースト期間を占有する。
な部分、すなわちバースト期間を占有する。
これらのＰＬＬシステムに存在する１つの潜在的な問題
点はサイドロッキング（ｓｉｄｅ−１ｏｃｋｉｎｇ ）
である。サイドロッキングは、ＰＬＬが水平ライン走査
信号の周波数ｆＨに等しい量だけ色副搬送波信号の周波
数ｆｃ と異なる周波数に間違って固定するとき生じる
。サイドロンキングは、ＰＬＬが、副搬送波信号を再生
するだめに、各水平ラインの比較的小さな部分だけを使
用することに因シ生じる。
点はサイドロッキング（ｓｉｄｅ−１ｏｃｋｉｎｇ ）
である。サイドロッキングは、ＰＬＬが水平ライン走査
信号の周波数ｆＨに等しい量だけ色副搬送波信号の周波
数ｆｃ と異なる周波数に間違って固定するとき生じる
。サイドロンキングは、ＰＬＬが、副搬送波信号を再生
するだめに、各水平ラインの比較的小さな部分だけを使
用することに因シ生じる。
サイドロック（５ｉｄｅ−１ｏｃｋ ）の状態を防止す
る１つの方法は、ＰＬＬ中に共振水晶発振器を使用する
ことである。この種の発振器を使用することによｆｉ、
ＰＬＬにより発生される周波数の範囲がサイドロックさ
れた周波数のどれをも除外するように制限される。しか
しながら、この方法は望ましくない。その理由は、共振
水晶が比較的高価であシ、また共振水晶発振器は、一般
に手動で調整する必要があシ、これは消費者用のテレビ
ジョン受像機あるいはビデオテープレコーダーの組み立
てにおいて比較的費用の掛かるステップであるからであ
る。
る１つの方法は、ＰＬＬ中に共振水晶発振器を使用する
ことである。この種の発振器を使用することによｆｉ、
ＰＬＬにより発生される周波数の範囲がサイドロックさ
れた周波数のどれをも除外するように制限される。しか
しながら、この方法は望ましくない。その理由は、共振
水晶が比較的高価であシ、また共振水晶発振器は、一般
に手動で調整する必要があシ、これは消費者用のテレビ
ジョン受像機あるいはビデオテープレコーダーの組み立
てにおいて比較的費用の掛かるステップであるからであ
る。
共振水晶を必要とせず、また手動による調整操作を必要
としない１つの方法が米国特許第４．２５５，７５９号
明細書に開示されている。このシステムでは、制御回路
による粗い周波数が、自動位相制御回路（１つのＰＬＬ
）により発生される信号を、サイドロック周波数を除
外する範囲内に保持するために使用される。
としない１つの方法が米国特許第４．２５５，７５９号
明細書に開示されている。このシステムでは、制御回路
による粗い周波数が、自動位相制御回路（１つのＰＬＬ
）により発生される信号を、サイドロック周波数を除
外する範囲内に保持するために使用される。
このシステムは、事実上二重のＰＬＬである。内部のＰ
ＬＬ 、すなわち自動位相制御回路は、複合ビデオ信号
の色基準バースト信号成分に固定し、一方、外部のＰＬ
Ｌ、すなわち、粗い周波数制御回路は、複合ビデオ信号
の水平ライン同期信号成分に固定する。このシステムは
残シの定数ｆｃとｆＨの比によって決まる。例えば、Ｎ
ＴＳＣ方式の場合１色副搬送波信号はライン走査周波数
（すなわち、ｒｃ＝ ２２７．５ ｆＨ）の１／２の４
５５番目の高調波である。放送および他の６標準”信号
については、この比のままである。しかしながら、ビデ
オテープレコーダー、ビデオディスクプレーヤーおよび
家庭用コンピュータのよりな゛非標準”信号源により発
生される信号については、ｆｏとｆＨＯ比は公称値を中
心とする成る値の範囲にわたって変化する。この値の範
囲の比較的小さな部分だけが望ましくないサイドロッキ
ングの状態に対応する。
ＬＬ 、すなわち自動位相制御回路は、複合ビデオ信号
の色基準バースト信号成分に固定し、一方、外部のＰＬ
Ｌ、すなわち、粗い周波数制御回路は、複合ビデオ信号
の水平ライン同期信号成分に固定する。このシステムは
残シの定数ｆｃとｆＨの比によって決まる。例えば、Ｎ
ＴＳＣ方式の場合１色副搬送波信号はライン走査周波数
（すなわち、ｒｃ＝ ２２７．５ ｆＨ）の１／２の４
５５番目の高調波である。放送および他の６標準”信号
については、この比のままである。しかしながら、ビデ
オテープレコーダー、ビデオディスクプレーヤーおよび
家庭用コンピュータのよりな゛非標準”信号源により発
生される信号については、ｆｏとｆＨＯ比は公称値を中
心とする成る値の範囲にわたって変化する。この値の範
囲の比較的小さな部分だけが望ましくないサイドロッキ
ングの状態に対応する。
前記米国特許の明細書に記載されているシステムは、先
に述べたような非標準信号源が使われるとき十分な動作
を実行しない。その理由は、２つのループが合成された
結果により、何の変化も必要とされない時に再生された
副搬送波信号の周波数が変えられるからである。
に述べたような非標準信号源が使われるとき十分な動作
を実行しない。その理由は、２つのループが合成された
結果により、何の変化も必要とされない時に再生された
副搬送波信号の周波数が変えられるからである。
発明の概要
本発明は、複合ビデオ信号の色同期バースト信号成分に
同期される広帯域の位相ロックループを含んでいる回路
において具体化される。この位相ロックループにより発
生される信号は、複合ビデオ信号の水平ライン同期信号
成分に応答してサイドロックの状態を検出する回路に供
給される。この回路は、潜在的なサイドロックの状態が
検出されると、サイドロックの状態を修正するために位
相ロックループに信号を供給する。潜在的なサイドロッ
クの状態が検出されないと、この回路は位相ロックルー
プの動作に何の影響も及ぼさない。
同期される広帯域の位相ロックループを含んでいる回路
において具体化される。この位相ロックループにより発
生される信号は、複合ビデオ信号の水平ライン同期信号
成分に応答してサイドロックの状態を検出する回路に供
給される。この回路は、潜在的なサイドロックの状態が
検出されると、サイドロックの状態を修正するために位
相ロックループに信号を供給する。潜在的なサイドロッ
クの状態が検出されないと、この回路は位相ロックルー
プの動作に何の影響も及ぼさない。
実施例
図において、太い矢印は多ビットの並列ディジタル信号
を伝達するパスを表わし、細い矢印はアナログ信号また
は単一ビットのディジタル信号を伝達するための結線を
表わす。各装置の処理速度により、ある信号経路には補
償用遅延が必要である。個々のシステムにおいて、この
ような遅延がどこで必要であるかは、位相ロックループ
のシステムを設計する分野の技術者には容易に分ること
である。
を伝達するパスを表わし、細い矢印はアナログ信号また
は単一ビットのディジタル信号を伝達するための結線を
表わす。各装置の処理速度により、ある信号経路には補
償用遅延が必要である。個々のシステムにおいて、この
ような遅延がどこで必要であるかは、位相ロックループ
のシステムを設計する分野の技術者には容易に分ること
である。
図に示したＰＬＬのシステムにおいて、例、ｔば、普通
のテレビジョン受像機のチューナ、ＩＦ増幅器、ビデオ
検波器およびパーストゲート回路を含んでいる色バース
ト信号源１０は、分離された色バースト信号を位相検出
器１２の一方の入力端子に供給する。通常設計のもので
ある位相検出器１２は、分周期２０によ多発生される振
動信号ＦＣと色バースト信号とを比較する。信号ＦＣは
色バースト信号とほぼ同じ周波数を有する。位相検出器
１２により供給される出力信号は、バースト信号および
分周期２０から供給される信号間の位相差に比例する。
のテレビジョン受像機のチューナ、ＩＦ増幅器、ビデオ
検波器およびパーストゲート回路を含んでいる色バース
ト信号源１０は、分離された色バースト信号を位相検出
器１２の一方の入力端子に供給する。通常設計のもので
ある位相検出器１２は、分周期２０によ多発生される振
動信号ＦＣと色バースト信号とを比較する。信号ＦＣは
色バースト信号とほぼ同じ周波数を有する。位相検出器
１２により供給される出力信号は、バースト信号および
分周期２０から供給される信号間の位相差に比例する。
位相検出器１２の出力信号は、低域通過フィルタ、すな
わち抵抗１４およびコンデンサ１６を含んでいるＰＬＬ
のシステム・ループフィルタに供給される。この低域通
過フィルタは、幾つかの水平ライン期間にわたって位相
エラー信号を積分し、電圧制御発振器（以下、ＶＣＯと
いう。）１８の入力端子に供給される周波数制御信号を
発生する。ｖｃｏ ｉ ｓは、例えば、抵抗−コンデン
サ（ＲＣ）共振回路を含んでいる比較的安価な広帯域回
路である。このＶＣｏ １８の自走周波数は、色副搬送
波信号の周波数ｆＣのほぼ４倍すなわち４ｆｃである。
わち抵抗１４およびコンデンサ１６を含んでいるＰＬＬ
のシステム・ループフィルタに供給される。この低域通
過フィルタは、幾つかの水平ライン期間にわたって位相
エラー信号を積分し、電圧制御発振器（以下、ＶＣＯと
いう。）１８の入力端子に供給される周波数制御信号を
発生する。ｖｃｏ ｉ ｓは、例えば、抵抗−コンデン
サ（ＲＣ）共振回路を含んでいる比較的安価な広帯域回
路である。このＶＣｏ １８の自走周波数は、色副搬送
波信号の周波数ｆＣのほぼ４倍すなわち４ｆｃである。
ＶＣｏ １８から発生される出方信号は信号ＣＫであり
、この信号ＣＫは、例えば、前記の米国特許第４．２５
５．７５９号明細書に示されるようなテレビジョン受像
機で使用される。信号ＣＫは、その周波数を４で割シ、
位相検出器１２に供給される信号ＦＣを発生する分周期
２ｏに供給される。
、この信号ＣＫは、例えば、前記の米国特許第４．２５
５．７５９号明細書に示されるようなテレビジョン受像
機で使用される。信号ＣＫは、その周波数を４で割シ、
位相検出器１２に供給される信号ＦＣを発生する分周期
２ｏに供給される。
以上説明した回路は、従来のバーストロックのＰＬＬで
ある。しかしながら、先に述べたように、このＰＬＬは
比較的広帯域のＶＣＯを使用するから、サイトロッキン
グを受けやすい。サイドロッキングは、信号ＦＣの周波
数が陥もしくはｆＨの倍数にほぼ等しい量だけｆｃ と
異なるとき生じる。バースト信号が、各水平ラインのバ
ースト期間の間だけ位相検出器１２に供給されるから、
位相検出器１２から発生される出力信号は、ＦＣの周波
数がｆｃ−ｆＨ，ｆｃ、およびｆｃ＋ｆＨにほぼ等しい
とき、局所的な極小を示す。これら３つの周波数は、こ
のＰＬＬについて安定した動作点を表わす。
ある。しかしながら、先に述べたように、このＰＬＬは
比較的広帯域のＶＣＯを使用するから、サイトロッキン
グを受けやすい。サイドロッキングは、信号ＦＣの周波
数が陥もしくはｆＨの倍数にほぼ等しい量だけｆｃ と
異なるとき生じる。バースト信号が、各水平ラインのバ
ースト期間の間だけ位相検出器１２に供給されるから、
位相検出器１２から発生される出力信号は、ＦＣの周波
数がｆｃ−ｆＨ，ｆｃ、およびｆｃ＋ｆＨにほぼ等しい
とき、局所的な極小を示す。これら３つの周波数は、こ
のＰＬＬについて安定した動作点を表わす。
このＰＬＬが、サイドロックの周波数ｆｃ−ｆＨあルイ
ｌｄ： ｆＣ＋ ｆ、の中の一方で安定化しないように
するために、図に示す回路の残りの部分は、サイドロッ
クの状態を検出し、また検出と同時にＰＬＬをｆｃにほ
ぼ等しい周波数に再固定させる方向でＰＬＬを非安定化
させる。
ｌｄ： ｆＣ＋ ｆ、の中の一方で安定化しないように
するために、図に示す回路の残りの部分は、サイドロッ
クの状態を検出し、また検出と同時にＰＬＬをｆｃにほ
ぼ等しい周波数に再固定させる方向でＰＬＬを非安定化
させる。
ＶＣｏ １８から発生される４ｆｃの信号ＣＫは、検出
回路への入力信号の中の１つである。この信号は、１０
ピツトのカウンタ２２の入力端子に供給される。水平同
期信号源２８から供給される水平同期信号Ｈ８は、検出
回路の第２の入力端子に供給される。信号Ｈ８は、遅延
要素２６を介してカウンタ２２のリセット入力端子に供
給される。カウンタ２２は、信号ＣＫの各ノ４ルス毎に
その値を増加する。標準信号が受信され、かつ、ＰＬＬ
がすイドロックされていないとき、カウンタ２２から発
生される値は、信号Ｈ８のＡ’ルスによって０にリセッ
トされ、９０９４で増加し、その後、信号Ｈ８の次に続
くノ母ルスによって０にリセットされる。
回路への入力信号の中の１つである。この信号は、１０
ピツトのカウンタ２２の入力端子に供給される。水平同
期信号源２８から供給される水平同期信号Ｈ８は、検出
回路の第２の入力端子に供給される。信号Ｈ８は、遅延
要素２６を介してカウンタ２２のリセット入力端子に供
給される。カウンタ２２は、信号ＣＫの各ノ４ルス毎に
その値を増加する。標準信号が受信され、かつ、ＰＬＬ
がすイドロックされていないとき、カウンタ２２から発
生される値は、信号Ｈ８のＡ’ルスによって０にリセッ
トされ、９０９４で増加し、その後、信号Ｈ８の次に続
くノ母ルスによって０にリセットされる。
カウンタ２２から発生される１０ビツトの出方値は、各
水平ライン期間の間にカウンタの値を取り込むように非
遅延信号Ｈ８にょシ制御されるラッチ２４に供給される
。遅延要素２６は、信号ＣＫの１周期の分数の遅延を与
える。従って、ラッチ２４に入力される値は、カウンタ
２２がリセットされる直前にカウンタ２２から発生され
る値にほぼ等しい。
水平ライン期間の間にカウンタの値を取り込むように非
遅延信号Ｈ８にょシ制御されるラッチ２４に供給される
。遅延要素２６は、信号ＣＫの１周期の分数の遅延を与
える。従って、ラッチ２４に入力される値は、カウンタ
２２がリセットされる直前にカウンタ２２から発生され
る値にほぼ等しい。
ラッテ２４に貯えられた値は、読出し専用メモリ（以下
、ＲＯＭという。）３０のアドレス入力ポートに供給さ
れる。ＲＯＭ ３０は、そのアドレス入力ポートに供給
される種々の値に応じて出力信号ＳＣ，ＳＥおよび別の
実施例においては出方信号Ｓｌを発生するようにプログ
ラムされている。次の表Ｉは、計数値信号ＣＶの種々の
値に応答して発生される信号ＳＣおよびＳＥの値を示す
。この表において、”ｘ’の値は６どつちでもいい”状
態を示す。
、ＲＯＭという。）３０のアドレス入力ポートに供給さ
れる。ＲＯＭ ３０は、そのアドレス入力ポートに供給
される種々の値に応じて出力信号ＳＣ，ＳＥおよび別の
実施例においては出方信号Ｓｌを発生するようにプログ
ラムされている。次の表Ｉは、計数値信号ＣＶの種々の
値に応答して発生される信号ＳＣおよびＳＥの値を示す
。この表において、”ｘ’の値は６どつちでもいい”状
態を示す。
表 Ｉ
り９０５ １ ０
９０６−９１２ｘｌ
≧９１３ ０ ０
信号ＳＣおよびＳＥは、３状態ゲート３２の信号入力端
子および制御入力端子にそれぞれ供給される。ゲート３
２は、抵抗１４およびコンデンサ１６の相互接続点に抵
抗１４を介して供給される出力信号を発生する。信号Ｓ
Ｅは、ＰＬＬがサイドロック状態にあることを示すエラ
ー信号である。
子および制御入力端子にそれぞれ供給される。ゲート３
２は、抵抗１４およびコンデンサ１６の相互接続点に抵
抗１４を介して供給される出力信号を発生する。信号Ｓ
Ｅは、ＰＬＬがサイドロック状態にあることを示すエラ
ー信号である。
信号ＳＣは、サイドロックの種類が望ましい周波数より
高いかあるいは低いかの何れであるかを示す。信号ＳＥ
が論理″０”のとき、３状態ダート３２は信号ＳＣにほ
ぼ等しい信号を抵抗３４に供給するように作動される。
高いかあるいは低いかの何れであるかを示す。信号ＳＥ
が論理″０”のとき、３状態ダート３２は信号ＳＣにほ
ぼ等しい信号を抵抗３４に供給するように作動される。
しかしながら、信号ＳＥが論理゛１”のとき、３状態ゲ
ート３２はＰＬＬからサイドロック防止回路を実質的に
取シ除くような高インピーダンスをその出力端子におい
て示す。本発明のこの実施例において、信号ＳＥは、９
０６〜９１２の範囲にある計数値に対してゲート３２が
高インピーダンスを示すように条件付ける。この範囲の
計数値は、サイドロックの状態に対応しないｆｃとｆＨ
の比の変動に対応する。
ート３２はＰＬＬからサイドロック防止回路を実質的に
取シ除くような高インピーダンスをその出力端子におい
て示す。本発明のこの実施例において、信号ＳＥは、９
０６〜９１２の範囲にある計数値に対してゲート３２が
高インピーダンスを示すように条件付ける。この範囲の
計数値は、サイドロックの状態に対応しないｆｃとｆＨ
の比の変動に対応する。
これらの変動は、例えば、ＰＬＬシステムに供給される
ビデオ信号が、ビデオテープレコーダー、ビデオディス
クプレーヤーあるいは家庭用コンピュータからのもので
あるときに生じる。
ビデオ信号が、ビデオテープレコーダー、ビデオディス
クプレーヤーあるいは家庭用コンピュータからのもので
あるときに生じる。
９０５よシ小さいか、または等しい計数値は、ＰＬＬが
周波数ｆｃ−ｆＨで固定したことを示す。この場合、Ｒ
ＯＭ ３０は、信号ＳＣおよびＳＥにより、ＶＣＯ１８
がその出力信号の周波数を高めるように抵抗３４に論理
パ１”を供給するようダート３２を条件付ける。高めら
れた周波数の量は、ＰＬＬを非安定化させ、ｐＬｔｆｔ
’ｃの周波数に再固定させるのに十分である。
周波数ｆｃ−ｆＨで固定したことを示す。この場合、Ｒ
ＯＭ ３０は、信号ＳＣおよびＳＥにより、ＶＣＯ１８
がその出力信号の周波数を高めるように抵抗３４に論理
パ１”を供給するようダート３２を条件付ける。高めら
れた周波数の量は、ＰＬＬを非安定化させ、ｐＬｔｆｔ
’ｃの周波数に再固定させるのに十分である。
逆に、９１３よシ大きいかまたは等しい計数値は、ＰＬ
Ｌが周波数ｆｃ＋ ｆ、で固定したことを示す。
Ｌが周波数ｆｃ＋ ｆ、で固定したことを示す。
この場合、ＲＯＭ ３０から発生される信号は、抵抗３
４に論理″′０″の値を供給するようにゲート３２を条
件付ける。これによｆｉ ＶＣＯ１８は、ＰＬＬを周波
数ｆｃで固定するように条件付けるのに十分な量だけそ
の出力信号の周波数を低くされる。
４に論理″′０″の値を供給するようにゲート３２を条
件付ける。これによｆｉ ＶＣＯ１８は、ＰＬＬを周波
数ｆｃで固定するように条件付けるのに十分な量だけそ
の出力信号の周波数を低くされる。
破線で示すフリップフロップ３６は本発明の別の実施例
において含まれる。このフリップフロップ３６は、例え
ば、１つの水平同期Ａ’ルスを欠落させたシ、あるいは
ｆｃと陥の比に何の変化も々いまま水平同期信号におけ
る突然の位相シフトを生じさせる入力ビデオ信号中のエ
ラーを補償するためのものである。このようなエラーの
第１番目のものは、水平同期信号の１パルスが記録され
ないようにするＶＴＲのテープ中の欠陥により発生され
る。第２番目のエラーは、ビデオ信号が少なくとも２つ
のヘッドから得られるとき、多数ヘッドのＶＴＲにおけ
るヘッド切換えの間に生じる。
において含まれる。このフリップフロップ３６は、例え
ば、１つの水平同期Ａ’ルスを欠落させたシ、あるいは
ｆｃと陥の比に何の変化も々いまま水平同期信号におけ
る突然の位相シフトを生じさせる入力ビデオ信号中のエ
ラーを補償するためのものである。このようなエラーの
第１番目のものは、水平同期信号の１パルスが記録され
ないようにするＶＴＲのテープ中の欠陥により発生され
る。第２番目のエラーは、ビデオ信号が少なくとも２つ
のヘッドから得られるとき、多数ヘッドのＶＴＲにおけ
るヘッド切換えの間に生じる。
これらの各エラーは、後に続くライン期間の間では生じ
ないｆｃとｆＨＯ比の変化を１つの水平うイン期間の間
に発生させる。フリップフロップ３６は、この種の単独
のエラーを無視するためにＰＬＬシステムに入れられる
。フリップフロップ３６は１例えば、普通のセットリセ
ット型のフリップフロップである。
ないｆｃとｆＨＯ比の変化を１つの水平うイン期間の間
に発生させる。フリップフロップ３６は、この種の単独
のエラーを無視するためにＰＬＬシステムに入れられる
。フリップフロップ３６は１例えば、普通のセットリセ
ット型のフリップフロップである。
例示の実施例において、フリップフロップ３６は、論理
″′１＃の値がセットおよびリセットの入力端子の両方
に供給されると、セット入力が優先する型式のものであ
る。ＲＯＭ ３０から供給される信号ＳＩは、フリップ
フロップ３６のセット入力端子に供給され、また信号Ｓ
Ｅはリセット入力端子Ｒに供給される。出力端子Ｑは、
例えば、アドレス値の最下位ビットとしてＲＯＭ ３０
のアドレス入力ポートに結合される。表■はＲＯＭ ３
０およびフリップフロップ３６の動作を示す。フリップ
フロップ３６の出力信号ＱはＲＯＭ ３０により変えら
れ、また信号ＱはＲＯＭ ３０へのアドレス入力信号で
あシ、信号ＣＶとは別であるから表Ｈには入力（Ｑｌ）
および出力（Ｑｉ＋、）として両方が示されている。
″′１＃の値がセットおよびリセットの入力端子の両方
に供給されると、セット入力が優先する型式のものであ
る。ＲＯＭ ３０から供給される信号ＳＩは、フリップ
フロップ３６のセット入力端子に供給され、また信号Ｓ
Ｅはリセット入力端子Ｒに供給される。出力端子Ｑは、
例えば、アドレス値の最下位ビットとしてＲＯＭ ３０
のアドレス入力ポートに結合される。表■はＲＯＭ ３
０およびフリップフロップ３６の動作を示す。フリップ
フロップ３６の出力信号ＱはＲＯＭ ３０により変えら
れ、また信号ＱはＲＯＭ ３０へのアドレス入力信号で
あシ、信号ＣＶとは別であるから表Ｈには入力（Ｑｌ）
および出力（Ｑｉ＋、）として両方が示されている。
表 ■
ＣＶ 丸 −些 絆 町 （Ｈ上＜９
０５ ０ ｘ １ １ １＜９０５
１ １ ０ １ １９０６−９１２０
ｘ １ ０ ０９０６−９１２ １ ｘ １
０ ０＞９１３ ０ ｘ １ １ １ ≧９１３ １ ０ ０ １ １ 表■に示すように、起こりうるサイドロックの状態が検
出されるときフリップフロップ３６がリセットされると
、フリップフロップ３６はセットされるが、信号ＳＣお
よびＳＥは変わらない。次に続くライン期間の間におけ
るサイドロック状態の指示によりサイドロック防止回路
が作動され、この状態が修正される。しかしながら、フ
リップフロップ３６が１つの水平ライン期間の間セット
され、またＲＯＭ ３０の出力が次の水平ライン期間の
間起こりうるサイドロックの状態を示さなければ、フリ
ップフロップ３６はリセットされる。
０５ ０ ｘ １ １ １＜９０５
１ １ ０ １ １９０６−９１２０
ｘ １ ０ ０９０６−９１２ １ ｘ １
０ ０＞９１３ ０ ｘ １ １ １ ≧９１３ １ ０ ０ １ １ 表■に示すように、起こりうるサイドロックの状態が検
出されるときフリップフロップ３６がリセットされると
、フリップフロップ３６はセットされるが、信号ＳＣお
よびＳＥは変わらない。次に続くライン期間の間におけ
るサイドロック状態の指示によりサイドロック防止回路
が作動され、この状態が修正される。しかしながら、フ
リップフロップ３６が１つの水平ライン期間の間セット
され、またＲＯＭ ３０の出力が次の水平ライン期間の
間起こりうるサイドロックの状態を示さなければ、フリ
ップフロップ３６はリセットされる。
図は、本発明を具体化する位相ロツクルーゾ・システム
のブロック図であシ、一部が略図形式のブロック図であ
る。 １０・・・色バースト信号源、１２・・・位相検出器、
１８・・・電圧制御発振器（ＶＣＯ）、２０・・・分周
器、２２・・・カウンタ、２４・・・ラッチ、２６・・
・遅延要素、２８・・・水平同期信号源、３０・・・読
出し専用メモリ（ＲＯＭ ）、３２・・・３状態ダート
、３６・・・フリップフロップ。
のブロック図であシ、一部が略図形式のブロック図であ
る。 １０・・・色バースト信号源、１２・・・位相検出器、
１８・・・電圧制御発振器（ＶＣＯ）、２０・・・分周
器、２２・・・カウンタ、２４・・・ラッチ、２６・・
・遅延要素、２８・・・水平同期信号源、３０・・・読
出し専用メモリ（ＲＯＭ ）、３２・・・３状態ダート
、３６・・・フリップフロップ。
Claims (1)
- （１）色同期バースト信号成分を含むテレビジョン信号
を処理するシステムにおける位相ロックループ・システ
ムであって、 前記色同期バースト信号源と、 前記信号源に結合され、前記色同期バースト信号に位相
が実質上固定されている振動信号を発生する位相ロック
ループ回路であって、望ましくないサイドロックの状態
になりやすい位相ロックループ回路と、 前記位相ロックループ回路に結合され、前記位相ロック
ループ回路が前記サイドロックの状態にある可能性があ
ることを前記振動信号が示す時は、第１の状態にあるエ
ラー信号を発生し、そうでない時は、第２の状態にある
エラー信号を発生する検出手段と、 前記検出手段に結合され、かつ前記第１の状態にある前
記エラー信号に応答し、前記位相ロックループ回路によ
り発生される周波数を前記サイドロックの状態を修正す
る方向に変える修正手段であって、前記エラー信号が前
記第２の状態にある時は前記位相ロックループ回路によ
り発生される信号の周波数に実質上影響を及ぼさない修
正手段とを含んでいる前記位相ロックループ・システム
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/020,984 US4769691A (en) | 1987-03-02 | 1987-03-02 | Burst locked oscillator with side-lock protection |
| US20984 | 1987-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217890A true JPS63217890A (ja) | 1988-09-09 |
| JP2649229B2 JP2649229B2 (ja) | 1997-09-03 |
Family
ID=21801692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273665A Expired - Lifetime JP2649229B2 (ja) | 1987-03-02 | 1987-10-30 | 位相ロックループ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4769691A (ja) |
| EP (1) | EP0280809B1 (ja) |
| JP (1) | JP2649229B2 (ja) |
| KR (1) | KR970009066B1 (ja) |
| DE (1) | DE3786658T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2896901B2 (ja) * | 1989-05-26 | 1999-05-31 | アールシーエー トムソン ライセンシング コーポレーション | 位相固定された副搬送波再生回路 |
| JPH0787525A (ja) * | 1993-09-13 | 1995-03-31 | Matsushita Electric Ind Co Ltd | 自動位相制御装置 |
| US5767915A (en) * | 1995-12-12 | 1998-06-16 | Trw Inc. | Digital color burst phase switch for pal video systems |
| US6646964B1 (en) * | 2000-03-27 | 2003-11-11 | Hewlett-Packard Development Company, L.P. | Harmonic correction in phase-locked loops |
| JP4648719B2 (ja) * | 2005-02-04 | 2011-03-09 | リーダー電子株式会社 | ログ機能及び警告機能を持つゲンロック装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122196A (ja) * | 1982-12-23 | 1984-07-14 | トムソン‐セーエスエフ | テレビジヨンの局部発振器を周波数並びに位相同期する方法と回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3578902A (en) * | 1968-08-28 | 1971-05-18 | Rca Corp | Apparatus for synchronized generation of a signal from a composite color video signal subjected to signal perturbations |
| US3532819A (en) * | 1968-10-03 | 1970-10-06 | T O Paine | Burst synchronization detection system |
| JPS5469018A (en) * | 1977-11-11 | 1979-06-02 | Sony Corp | Color demodulator circuit |
| JPS5835428B2 (ja) * | 1978-12-27 | 1983-08-02 | 日本電気株式会社 | 搬送波再生回路 |
| US4366451A (en) * | 1979-10-19 | 1982-12-28 | Leonard Kowal | Chrominance subcarrier regeneration network |
| JPS5717292A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Chroma signal processing reproducing device |
| DE3136522A1 (de) * | 1981-09-15 | 1983-03-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems |
| US4456884A (en) * | 1981-11-16 | 1984-06-26 | Sri International | Phase-lock loop and Miller decoder employing the same |
| US4500909A (en) * | 1982-01-21 | 1985-02-19 | Victor Company Of Japan, Ltd. | Synchronizing signal generating apparatus |
| US4544943A (en) * | 1983-12-02 | 1985-10-01 | Sony Corp | Stabilized color television subcarrier regenerator circuit |
| US4617520A (en) * | 1984-01-03 | 1986-10-14 | Motorola, Inc. | Digital lock detector for a phase-locked loop |
-
1987
- 1987-03-02 US US07/020,984 patent/US4769691A/en not_active Expired - Lifetime
- 1987-10-30 EP EP87309648A patent/EP0280809B1/en not_active Expired - Lifetime
- 1987-10-30 DE DE87309648T patent/DE3786658T2/de not_active Expired - Fee Related
- 1987-10-30 JP JP62273665A patent/JP2649229B2/ja not_active Expired - Lifetime
- 1987-10-31 KR KR1019870012200A patent/KR970009066B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122196A (ja) * | 1982-12-23 | 1984-07-14 | トムソン‐セーエスエフ | テレビジヨンの局部発振器を周波数並びに位相同期する方法と回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880012103A (ko) | 1988-11-03 |
| JP2649229B2 (ja) | 1997-09-03 |
| DE3786658D1 (de) | 1993-08-26 |
| KR970009066B1 (ko) | 1997-06-03 |
| EP0280809B1 (en) | 1993-07-21 |
| US4769691A (en) | 1988-09-06 |
| DE3786658T2 (de) | 1994-02-17 |
| EP0280809A1 (en) | 1988-09-07 |
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