JPS63216129A - Register constitution system - Google Patents

Abstract

PURPOSE:To expand the bit width to be processed inexpensively by adding a means switching the operating mode of a register file to a data processor having plural register files. CONSTITUTION:An operating mode switching means 3 to switch the operating mode of plural register files 1a, 1b is provided to the titled system. Then the register files 1a, 1b having the operating mode assigning the register at each register file and the operating mode assigning the consecutive register over the plural register files 1a, 1b are constituted. The operating mode switching means 3 switches the operating mode of the register files 1a, 1b to expand the bit width of the data to be processed without expanding the bit width of memory elements constituting each register.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ処理装置におけるレジスタの構成方
式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a register configuration system in a data processing device.

〔従来の技術〕[Conventional technology]

従来この種のものとして、第３図、第４図に示すような
ものがあった。第３図はデータ処理装置の要部を示すブ
ロック図、第４図はレジスタファイルの割当表である。Conventionally, there have been devices of this type as shown in FIGS. 3 and 4. FIG. 3 is a block diagram showing the main parts of the data processing device, and FIG. 4 is a register file allocation table.

第３図において、（１ａ）　、　　（１ｂ）はメモリ素
子で構成されたレジスタファイル、（２０）は演算器で
あり、各レジスタファイル（１ａ）　。In FIG. 3, (1a) and (1b) are register files composed of memory elements, (20) is an arithmetic unit, and each register file (1a).

（１ｂ）はそれぞれが第４図に示す様な内容である。(1b) each have the contents as shown in FIG.

この例では、データのビット幅が３２ビツトのレジスタ
がＯから１５まで１６個存在し、それぞれ２組ある。In this example, there are 16 registers from 0 to 15 with a data bit width of 32 bits, and there are two sets of each register.

レジスタファイル（ｌａ）、　　（ｌｂ）は個別に読出
しが可能で、その読出されたデータが３２ビツト幅の演
算器（２０）で、加工されて再び、しジスタフアイル（
ｌａ）、　　（ｌｂ）に書き戻される。この時、レジス
タファイル（１ａ）　、　　（１ｂ）には常に同じデー
タが書き込まれ、１６個のレジスタ２組で合計３２個の
レジスタに１６種のデータが保持される。The register files (la) and (lb) can be read individually, and the read data is processed by a 32-bit wide arithmetic unit (20) and then sent to the register file (20).
la), (lb). At this time, the same data is always written to the register files (1a) and (1b), and 16 types of data are held in two sets of 16 registers, a total of 32 registers.

従って、例えばレジスタファイル（１ａ）のレジスタ１
の内容とレジスタファイル（１ｂ）のレジスタ２の内容
を同時に読出して、このデータ同志を加算し、結果を各
レジスタファイル（ｌａ）。Therefore, for example, register 1 of register file (1a)
and the contents of register 2 of register file (1b) are read simultaneously, the data are added together, and the results are added to each register file (la).

（１ｂ）のレジスタ１に書き戻すという処理が可能であ
る。The process of writing back to register 1 in (1b) is possible.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のデータ処理装置は以上のように構成されているが
、より広いビット幅のデータを処理したいという要求が
あった場合、演算器のみならず各レジスタファイルのビ
ット幅も広げる必要が生じ、ハードウェアのコストが高
くなるという問題点があった。特にコストの高いメモリ
素子のビット幅を広げることは大幅なハードウェアコス
トの上昇につながる。Conventional data processing devices are configured as described above, but when there is a demand to process data with a wider bit width, it becomes necessary to widen not only the bit width of the arithmetic unit but also the bit width of each register file. There was a problem that the cost of the clothing was high. In particular, increasing the bit width of expensive memory elements leads to a significant increase in hardware costs.

この発明は上記のような問題点を解消するためになされ
たもので、ハードウェアコストの上昇を最小限にしなが
らビット幅の広いデータを処理出来るデータ処理装置を
得ることを目的としている。The present invention has been made to solve the above-mentioned problems, and aims to provide a data processing device that can process data with a wide bit width while minimizing an increase in hardware costs.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るレジスタ構成方式は、複数組のレジスタ
ファイルの動作モードを切り替える動作モード切替手段
を備え、各レジスタファイル毎に個々にレジスタを割当
てる動作モードと複数組のレジスタファイル間にわたっ
て連続したレジスタを割当てる動作モードを有するレジ
スタファイルを構成するものである。The register configuration method according to the present invention includes an operation mode switching means for switching the operation mode of a plurality of sets of register files, and has an operation mode in which registers are individually allocated to each register file and a register that is allocated consecutively between the plurality of register files. This constitutes a register file having an assigned operating mode.

〔作用〕[Effect]

この発明においては、動作モード切替手段でレジスタフ
ァイルの動作モードを切替えることにより、各レジスタ
ファイルを構成するメモリ素子のビット幅を広げること
なく、処理するデータのピント幅を拡張することが可能
となる。In this invention, by switching the operation mode of the register file using the operation mode switching means, it is possible to expand the focus width of the data to be processed without increasing the bit width of the memory elements that make up each register file. .

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図は実施例の構成を示すブロック図、第２図はレジスタ
ファイルの割当表である。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram showing the configuration of the embodiment, and FIG. 2 is a register file allocation table.

第１図において、（ｌａ）、　　（ｌｂ）はメモリ素子
により構成されたそれぞれ３２ビツト幅のレジスタファ
イル、（２）は３２ビツト演算モードと６４ビツト演算
モードを切替え可能な演算器、（３）は３２ビット／６
４ビットの動作モードを切替えるフリップフロップであ
り、本願の動作モード切替手段に相当し、この信号によ
って上記演算器（２）の動作モードが３２ビツトと６４
ビツトに切替る。In Fig. 1, (la) and (lb) are register files each having a width of 32 bits and are made up of memory elements, (2) is an arithmetic unit that can switch between 32-bit arithmetic mode and 64-bit arithmetic mode, and (3) is 32 bits/6
This is a flip-flop that switches between 4-bit operation modes, and corresponds to the operation mode switching means of the present application, and this signal allows the operation mode of the arithmetic unit (2) to be switched between 32-bit and 64-bit operation mode.
Switch to bit.

（４）は、フリップフロップで構成された３２ビツト×
２のワークレジスタ、（５）、　（６）は上記フリップ
フロップ（３）からの信号により制御されるデータセレ
クタである。データセレクタ（５）は、３２ビツトモー
ドでは６４ビツト幅のデータバスに出力される演算器（
２）の出力の上位３２ビツトを６４ビツトモードでは下
位３２ビツトを選択し、レジスタファイル（１ｂ）に出
力する。データセレクタ（６）は、３２ビツトモードで
はレジスタファイル（ｌｂ）を、また６４ビツトモード
では、ワークレジスタ（４）を選択し、演算器（２）の
Ｂ側入力に出力する。(4) is a 32-bit x
Work registers (5) and (6) of No. 2 are data selectors controlled by signals from the flip-flop (3). In the 32-bit mode, the data selector (5) selects the arithmetic unit (
In the 64-bit mode, the lower 32 bits of the output of step 2) are selected and output to the register file (1b). The data selector (6) selects the register file (lb) in 32-bit mode, or the work register (4) in 64-bit mode, and outputs it to the B-side input of the arithmetic unit (2).

次に動作について説明する。Next, the operation will be explained.

本発明の特徴は、データ処理装置で処理するデータの幅
を例えば従来の３２ビツトから６４ビツトへ２倍に拡張
する際に、レジスタファイル内のレジスタアサイン（割
当）を第２図の如くしたことである。すなわち、レジス
タ０からレジスタ７に関しては、従来通りレジスタファ
イル（１ａ）と（１ｂ）に同じデータを２組保持してい
るが、レジスタ８からレジスタ１５に関しては、上位３
２ビツトをレジスタファイル（１ａ）に、下位３２ビツ
トをレジスタファイル（１ｂ）に分散させている。A feature of the present invention is that when doubling the width of data processed by a data processing device from, for example, the conventional 32 bits to 64 bits, the register assignments in the register file are made as shown in Figure 2. It is. In other words, for registers 0 to 7, two sets of the same data are held in register files (1a) and (1b) as before, but for registers 8 to 15, the top three
2 bits are distributed in the register file (1a) and the lower 32 bits are distributed in the register file (1b).

３２ビツト演算モードの場合、レジスタファイル（１ａ
）の内容が演算器（２）のＡ側入力に、またレジスタフ
ァイル（１ｂ）の内容がデータセレクタ（６）を介して
演算器（２）のＢ側入力に読出され、演算器（２）で３
２ビツト演算がなされる。そしてこの結果がレジスタフ
ァイル（ｌａ）、　　（ｌｂ）に共通に書き込まれる。In the case of 32-bit operation mode, the register file (1a
) is read out to the A-side input of the arithmetic unit (2), and the contents of the register file (1b) are read out to the B-side input of the arithmetic unit (2) via the data selector (6). So 3
A 2-bit operation is performed. This result is then commonly written to register files (la) and (lb).

以上の動作は従来例と同様である。The above operation is similar to the conventional example.

一方、６４ビツト演算モードの場合、レジスタファイル
（１ａ）　、　　（１ｂ）の内容が連結されて演算器（
２）のＡ側入力に読出される。例えば、レジスタ８の内
容６４ビツトが読出される。演算器（２）のＢ側入力は
、ワークレジスタ（４）である。On the other hand, in the case of 64-bit operation mode, the contents of register files (1a) and (1b) are concatenated and the contents of register files (1a) and (1b) are
2) is read out to the A side input. For example, the contents of register 8, 64 bits, are read. The B-side input of the arithmetic unit (2) is a work register (4).

このワークレジスタ（４）は、演算器（２）の結果を一
次的に保持するレジスタであって、例えば、レジスタ９
の内容を単に読出して一担ワークレジスタ（４）に保持
しておくことが出来る。このモードでは演算器（２）は
６４ビツト演算を実行し、その結果の上位３２ビツトが
レジスタファイル（１ａ）に。This work register (4) is a register that temporarily holds the result of the arithmetic unit (2), and is, for example, register 9.
The contents can be simply read out and held in the single work register (4). In this mode, the arithmetic unit (2) executes a 64-bit operation, and the upper 32 bits of the result are stored in the register file (1a).

下位３２ビツトがデータセレクタ５を介してレジスタフ
ァイル（１ｂ）に書き込まれる。結果的には、例えばレ
ジスタ８の内容とレジスタ９の内容の加算を行い、結果
をレジスタ８に格納するといった様な６４ビツト演算が
可能となる。The lower 32 bits are written to the register file (1b) via the data selector 5. As a result, 64-bit operations such as adding the contents of register 8 and the contents of register 9 and storing the result in register 8 become possible.

従って、本方式によれば、メモリ素子をふやすことなく
、処理するデータのビット幅を拡張することが出来る。Therefore, according to this method, the bit width of data to be processed can be expanded without increasing the number of memory elements.

なお、上記実施例では、データのピント幅を３２ビツト
と６４ビツトに限定したが、任意のビット幅でも良い。In the above embodiment, the data focus width is limited to 32 bits and 64 bits, but any bit width may be used.

更に、ビット幅を２倍に拡張する例について述べている
が、任意の倍率に対しても適用出来る。Further, although an example in which the bit width is expanded to twice is described, it can also be applied to any magnification.

また、上記実施例では、動作モードの切替えをフリップ
フロップ（３）にて指定する方式としたが、マイクロプ
ログラムのコードによる指定も可能である。Further, in the above embodiment, the switching of the operation mode is specified by the flip-flop (3), but it is also possible to specify the switching by a microprogram code.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、複数組のレジスタフ
ァイルを持つデータ処理装置に、レジスタファイルの動
作モードを切替える手段を追加することによって、処理
するビット幅の拡張が安価に実現出来る効果がある。As described above, according to the present invention, by adding a means for switching the operation mode of the register files to a data processing device having multiple sets of register files, it is possible to inexpensively expand the processing bit width. be.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示すブロック図、第２図
は実施例におけるレジスタファイルの割当表を示す図、
第３図は従来のデータ処理装置の要部を示すブロック図
、第４図は従来のレジスタファイルの割当表を示す図で
ある。 １ａ、１ｂ・・・レジスタファイル、２・・・演算器、
３・・・フリップフロップ（動作モード切替手段）、４
・・・ワークレジスタ、５，６・・・データセレクタ。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　大　　岩　　増　　雄（ほか２名）躬１凹 ４、ワークしジスｑ ｌａ　　　　　　　　ｌｂFIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing a register file allocation table in the embodiment,
FIG. 3 is a block diagram showing the main parts of a conventional data processing device, and FIG. 4 is a diagram showing a conventional register file assignment table. 1a, 1b... register file, 2... arithmetic unit,
3...Flip-flop (operation mode switching means), 4
...Work register, 5,6...Data selector. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Agent Masuo Oiwa (and 2 others) 1 dent 4, Work Shijisuq la lb

Claims (3)

【特許請求の範囲】[Claims] （１）所定ビット幅の複数個のレジスタから成るレジス
タファイルを複数組備え、各レジスタファイルの任意の
レジスタを同時に読出せるようにしたデータ処理装置に
おいて、上記レジスタファイルの動作モードを切替える
動作モード切替手段を備え、各レジスタファイル毎に個
々にレジスタを割当てる動作モードと複数組のレジスタ
ファイル間にわたって連続したレジスタを割当てる動作
モードを有するレジスタファイルを構成することを特徴
とするレジスタ構成方式。(1) In a data processing device that is equipped with a plurality of sets of register files each consisting of a plurality of registers with a predetermined bit width and is capable of simultaneously reading any register in each register file, an operation mode switch that switches the operation mode of the register file. 1. A register configuration method comprising means for configuring a register file having an operation mode in which registers are individually allocated to each register file and an operation mode in which consecutive registers are allocated among a plurality of sets of register files. （２）動作モード切替手段をフリップフロップにより構
成することを特徴とする特許請求の範囲第１項記載のレ
ジスタ構成方式。(2) The register configuration system according to claim 1, wherein the operation mode switching means is configured by a flip-flop. （３）動作モード切替手段をマイクロプログラムのコー
ドにより構成することを特徴とする特許請求の範囲第１
項記載のレジスタ構成方式。(3) Claim 1, characterized in that the operation mode switching means is constituted by a microprogram code.
Register configuration method described in section.