JPS63215975A - 自動回路テスト装置 - Google Patents

自動回路テスト装置

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JPS63215975A
JPS63215975A JP63007376A JP737688A JPS63215975A JP S63215975 A JPS63215975 A JP S63215975A JP 63007376 A JP63007376 A JP 63007376A JP 737688 A JP737688 A JP 737688A JP S63215975 A JPS63215975 A JP S63215975A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子回路を自動的にテストするためのテスト
装置の制御に関する。
［従来の技術］ 電子回路例えばアナログＶＬＳＩ装置を自動的にテスト
するテスト装置においては、テストパターンがメモリ中
に記憶され、テスト中の回路（ＣＵＴ）のノードに供給
される入力テスト信号を供給するために使用され、ＣＵ
Ｔからの結果出力は、期待（予想）出力と比較される。
テスト装置は、ＣＵＴにアナログテスト信号を供給する
ための、高周波信号発生器及び低周波信号発生器のよう
なアナログ機器と、結果をデジタル化して記憶する高周
波及び低周波デジタイザ及び関係したキャブチュアメモ
リとを更に備えていてもよい。
テスト装置のための制御信号を供給すると共に、ＣＵＴ
のクロックと同期してその高速において多数のデータビ
ットをＣＵＴに送出するために、制御ビット（本明細書
において「マイクロコード」とも呼ばれる）及びデータ
ビットを並列に高速で供給するための高速シーケンスコ
ントローラが使用される。（成るクロック周期において
のマイクロコードプラスデータビットは、「ベクトルＪ
とも呼ばれる）。制御ビットは、シーケンスコントロー
ラ中のアドレス発生器によって制御されるアドレスバス
上にＲＡＭへの適正なアドレスを供給した時にランダム
にアクセスされうる１６にの命令ステップを与えるよう
に例えば１６にの深さとした、シーケンスコントローラ
中のＲＡＭに含められる。テストパターンは、別々のボ
ードに亘って分布されたＲＡＭ中に配置され、同一のア
ドレスバス（屡々ステーＩ・バスと呼ばれる）によって
アクセスされる。
デジタル−アナログ混合信号を供与し検出するテスト装
置において、アナログ機器は、シーケンスコントローラ
の高速作動の間これらの機器に成る限定された命令の組
（即ち、全部の機器のための全部で３２個の命令）を供
与するためにアナログ機器によって使用されたイベント
ライン（例えば５ビツトの情報に対するシライン）に割
当てられたシーケンスコントローラＲＡＭのビットによ
って制御されていた。このように、アナログ機器の作動
においての主要な変化は、ＣＵＴの高速テストの間に主
要制御テストコンピュータによってなされていた。
［発明の慨要コ シーケンスコントローラのアドレス発生器によって制御
されるシーケンスバスに接続されマイクロコードがロー
ドされる関連のＲＡＭをアナログ装置に備えることによ
って、デジタル−アナログ混合回路テスター中のアナロ
グ装置を、成るテスＩ・パターンの間、より高度の融通
性でもって、より多くの機能を遂行するように制御しう
ろこと、ハードウェアをほとんど変化させることなく装
置く手段）をシステムに付加しうろことが見出された。
このようにＣＵＴのクロック速度で各々の装置に命令を
同時に提示でき、有利となる。そのためのマイクロコー
ドを供与し、それらのマイクロコードＲＡＭをシーケン
スアドレスバスに接続することによって、補足的装置を
容易に付加し制御することができる。その装置の命令が
単にテストベクトルの付加的マイクロコードビットであ
ることから、ユーザーによる装置のプログラミングは容
易になる。
好ましい実施態様によれば、アナログ装置は、高周波及
び低周波のアナログ信号発生器、キャプチュアディジタ
イザ及びこれに組合されたメモリを備えている。アナロ
グ信号のデジタル化表現を供給して検出し、シーケンス
アドレスバスによってアドレス指定されるマイクロコー
ドＲＡＭを備えている装置も設けられている。シーケン
スアドレスバスは、アドレス発生器からシーケンスアド
レスバスに沿ってアドレス情報を順次進行させるための
複数のパイプラインレジスタを備えている。
またシーケンスアドレスバス及び関係したクロック発生
器に接続されたクロックＲＡＭも設けられている。
本発明のその他の利点及び特徴は、好ましい実施例につ
いての以下の詳細な説明によって明らかさされよう。
［実施例］ １成 第１図を参照すると、テストヘッド１４に電気的に接続
された被験回路１２（ＣＵＴ）をテストするための自動
回路テスター１０が図示されている。テストコンピュー
タ１６は、装置全体の制御を引受けるもので、シーケン
スコントローラ１８を含み、シーケンスコントローラ１
８は、デジタルテストパターンＲＡＭ　（１６ＫＸ３２
０ビツト）及びフォーマットシステム２２を用いて多数
のデータをテストされる回路１２に供給すると共に、例
えば２５ＭＨｚの高速で被験回路１２のクロッキングと
同期して自動回路テスター１０の残りの部分に制御信号
を送出する。シーケンスコントローラ１８は、１４ビツ
トのシーケンスアドレスバス２６に接続されたアドレス
発生器２４と、回路テスター及びシーケンスコントロー
ラ１８のアドレス発生器２４のための制御信号の制御ビ
ットを含むシーケンスマイクロコードＲＡＭ２８（１６
に×４３ビット）とを備えている。アドレスバス２６は
、デジタルテストパターンＲＡＭ２０、デジタルキャプ
チュア装置４２のマイクロコードＲＡＭ３４　（１６Ｋ
ｘ４ビツト）、３６　（１６に×９ビット）、３８　（
１６ＫＸ４ビツト）及び４０　（１６ＫＸ９ビツト）、
デジタルソース装置４４、高周波アナログキャブチュア
装置４６及び高周波アナログソース装置４８にそれぞれ
接続されている。アドレスバス２６は、マスタークロッ
クサブシステム５２のクロックマイクロコードＲＡＭ５
０にも接続されている。
アドレスバス２６は、デジタルキャプチュア装置４２、
デジタルソース装置４４、アナログキャプチュア装置４
６、アナログソース装置４８、クロック５２及びデジタ
ルテストパターンＲＡＭ２０中のイベントがアドレス発
生器２４によって発生したアドレスに作用することを許
容するための条件ビットも備えている。テストされる回
路１２中のイベントも、フォーマットシステム２２、テ
ストパターンＲＡＭ２０及びアドレスバス２６の条件ビ
ットを介して、アドレス発生器２４に作用することがで
きる。
デジタルキャプチュア装置４２のマイクロコードＲＡＭ
３４は、それに組合されたアドレス発生器５４に命令を
供給するように接続されており、アドレス発生器５４は
、それに組合されたキヤプチェアＲＡＭ５６　（１ＭＸ
２０ビツト）にアドレスを供給する。キャブチュアＲＡ
Ｍ５６は、テストされる回路１２からキャプチュアされ
たデジタル出力データがフォーマットシステム２２を通
過して変換サブ回路５８によってＲＡＭ５６に記憶され
るための形に変換された後に、これらの出力データを記
憶するために用いられる。同様にデジタルソース装置４
４のマイクロコードＲＡＭ　３６は、それに組合された
アドレス発生器６０に命令を送出するように接続されて
いる。アドレス発生器６０は、アナログ波形のデジタル
表現がロードされた、その組合された信号ＲＡＭ６２　
（６４に×２０ビット）に、アドレスを送出する。信号
ＲＡＭ６２は、その組合されたデータ変換器６４に、デ
ジタル化された信号を読出すように接続されている。デ
ータ変換器６４は、データを、フォーマットシステム２
２に供与される形に変換する。
高周波アナログキャブチュア装置４６のマイクロコード
ＲＡＭ３８は、それに組合されたアドレス発生器６６に
命令を供与するように、同様に接続されている。アドレ
ス発生器６６は、Ａ／Ｄ変換器７０によって供給された
テストされる回路〕２からの検出されたアナログ出力の
デジタル化表現を記憶するために用いられる、その組合
されたキャプチュアＲＡＭ６８（］、ＭＸ２０ビット）
にアドレスを供給する。高周波アナログソース装置４８
のマイクロコードＲＡＭ４０も、その組合されたアドレ
ス発生器７２に命令を送出するように同様に接続されて
いる。アドレス発生器７２は、アナログ信号のデジタル
表現がロードされた信号ＲＡＭ７４　（６４ＫＸ２０ビ
ツト）にアドレスを供給する。信号ＲＡＭ７４は、デジ
タル化された信号を　Ｄ／Ａ変換器７６に読出すように
接続されている。Ｄ／Ａ変換器７６は、テストされる回
路１２にアナログ信号を送出する。このように、高周波
アナログソース装置４８は、アナログ信号発生器であり
、高周波アナログキャプチュア装置４６は、キャブチュ
アデイタイザとそれに組合されたメモリとを備えている
。
回路テスター１０は、低周波アナログキャプチュアと低
周波アナログソース（図示しない）とを備えている。こ
れらは、キャプチュア装置４６及びアナログソース装置
４８と同様であり、アドレスバス２６に接続されている
。主な相違点は、Ａ／Ｄ変換器とＤ／Ａ変換器とが高周
波ではなく低周波で作動することである。アナログキャ
プチュア装置４６およびアナログソース装置４８のアド
レス発生器６６．７２は、シーケンスコントローラ１８
が高速試験を行なっていない時にテストコンピュータ１
６によって制御されるように、１６ビツトのテストコン
ピュータ１６のアドレスバス７８に接続されている。パ
イプラインレジスタ（図示しない）は、マイクロコード
ＲＡＭから回路１２に実際に供給される信号のソースま
での経路に沿って、テスタ−１０全体に、アドレスバス
２６に沿って分配されている。パイプラインレジスタは
、アドレスバス２６に沿ってアドレスを順次進行させ、
アドレス及び他のデジタル信号を他の経路に沿って進行
させる。
１作 動作について説明すると、マイクロコードＲＡＭ２８，
３４，３６，３８，４０．５０には、それぞれの命令が
ロードされ、信号ＲＡＭ６２．７４には、それぞれのデ
ジタル化アナログ信号がロードされる。このロードは全
部テストコンピュータ１６の制御下に行なわれる。他の
命令は、テストコンピュータ１６から、回路テスター１
０の回路素子に移行され、デジタルテストパターンは、
やはり回路１２の高速テストの前に、デジタルテストパ
ターンＲＡＭ２０にロードされる。
シーケンスコントローラ１８の制御下に高速テストが行
なわれる間に、アドレス発生器２４によってアドレスバ
ス２６に供給されたアドレスは、テストされる回路１２
にそのクロックレートでデータが供給されるのと同期し
て、それぞれの関係したマイクロコードＲＡＭからキャ
プチュア装置４２．４６及びソース装置４４．４８に命
令を送出させる。デジタルテストパターンＲＡＭ２０に
記憶されたデジタルテストパターンは、クロック及び制
御信号のためのデータを供給し、またテストされる回路
１２のための結果として生じるデジタル出力を検出する
ためのデータを供給する。キャブチュア装置４２．４６
及びソース装Ｍ、　４４　、４８は、アナログ信号及び
デジタル形のアナログ信号をテストされる回路１２に供
給し、結果出力を検出する。マスタークロック５２は、
回路テスター１０のためのプログラマブルクロックを供
給する。
キ、ヤプチュア装置４２．４６及びソース装置４４．４
８、クロック５２及びテストパターンＲＡＭ２０中のイ
ベントは、シーケンスコントローラ１８のアドレス発生
器２４によって発生したアドレスに、アドレスバス２６
中の条件ビットを介して作用することができる。テスト
される回路１２中のイベントは、シーケンスコンｌ−ロ
ーラ１８のアドレス発生器２４によって発生したアドレ
スに、フォーマットシステム２２及びデジタル化表現Ｉ
・パターンＲＡＭ２０を介して作用しうる。
キャプチュア装置４２．４６及びソース装置４４．４８
のうちのどれがテスト中に実際に作用されるかは、テス
トされる回路１２の形式と、テストされるその機能とに
依存する。一般にデジタルソース装置４４は、アナログ
キャブチュア装置（例えば４６）と共に使用され、アナ
ログソース装置（例えば４８）は、デジタルキャブチュ
ア装置４２と共に使用される。また、デジタルキャブチ
ュア装置４２は、デジタルソース装置４４と共に使用さ
れてよく、アナログソース装置４８は、アナログキャブ
チュア装置４６と共に使用されてよい。
実質的なアナログ及びデジタル能力、例えば、コーデッ
ク、モデム、イーサネット送受信器、統一サービスデー
タネットワーク（ＩＳＤＮ）装置、デジタルビデオ及び
オーディオコンポーネント、を備えたテスト装置におい
ては、デジタルテストパターンＲＡＭ２０、デジタルキ
ャプチュア装置４２、デジタルソース装置４４、高周波
アナログキャプチュア装置４６、高周波アナログソース
装置４８、並びに、低周波アナログキャグチュア及びソ
ース（図示しない）が共通に同時に使用される。付加的
デジタル及びアナログソース並びにキャブチュアの能力
を用意する必要がある場合には、第１図に示したものと
同−又は同様の余分のデジタル及びアナログのソース及
びキャブチュア装置を付加し、それらに組合されたマイ
クロコードＲＡＭは、シーケンスコントローラ１８のア
ドレスバス２６に接続し、それらの出力又は入力は、テ
スＩ・ヘッド１４に接続する。
第２図には、回路テスター１０のためのデータとマイク
ロコードとを含むベクトルのフォーマットか図示されて
いる。理解されるように、マイクロコードは、システム
全体に分布されている。シーケンスコントローラ１８は
、４３ビツトのマイクロコードを有し、マスタークロッ
ク５２は、９ビツトのマイクロコードを有し、キャプチ
ュア装置４２．４６及びソース装置４４．４８には、図
示したようにそれぞれのマイクロコードのビットが組合
されている。そのため、高速テストの間にテストされる
回路のクロックレートにおいて各々のキャブチュア装置
４２．４６及びソース装置４４．４８に命令を送出でき
、それにより、イベン１ヘラインが設けられた場合より
も、１つのテストパターンの間により多くの機能をキャ
ブチュア装置及びソース装置が実行しうると共に、より
高度の融通性が許容される。更に、前述したように、余
分の機器を、これらのためのマイクロコードを用意し、
そのマイクロコードＲＡＭをアドレスバスに接続するこ
とによって、回路テスターに容易に付加することができ
る。このマイクロコードフォーマツＩ・は、ユーザーに
よるプログラミングを著しく容易にする。
１０大屁■ 本発明のいろいろな変形が可能であり、例えば、自動回
路テスターに、第１図に示したキャプチュア又はソース
以外の機器を付加することも、本発明の範囲に含まれる
。
【図面の簡単な説明】
第１図は、本発明による自動回路テスターのブロック図
、第２図は、第１図の自動回路テスターのテスＩ・ベク
トルフォーマットを示す説明図である。 １０・・・回路テスター（自動回路テスト装置）。 １８・・・シーケンスコントローラ。 ２０・・・テストパターンＲＡＭ。 ２４・・・アドレス発生器。 ２６・・・アドレスバス。 ２８・・・シーケンスマイクロコードＲＡＭ（シーケン
スランダムアクセスメモリ）。 （外４名）

Claims (1)

  1. 【特許請求の範囲】 １）自動回路テスト装置のデジタルテストパターン及び
    アナログ装置を高速で制御するための制御装置であって
    、 マイクロコードのためのシーケンスランダムアクセスメ
    モリ（ＲＡＭ）及びシーケンスアドレス発生器を含み、
    テスト中の回路のクロックレートで該シーケンスランダ
    ムアクセスメモリ中の命令に選択的にアドレス指定する
    シーケンスコントローラーと、 前記シーケンスアドレス発生器に接続されたシーケンス
    アドレスバスと、 該シーケンスアドレスバスに接続されたデジタルテスト
    パターンＲＡＭと、 複数のアナログ装置を含み、該アナログ装置がマイクロ
    コードがロードされ該シーケンスアドレスバスに接続さ
    れている関連の装置ＲＡＭを有する、制御装置。 ２）前記アナログ装置が、アナログ信号発生器、キャプ
    チュアディジタイザ及び関連のメモリを含む請求項第１
    項記載の制御装置。 ３）前記アナログ装置が、高周波及び低周波のアナログ
    信号発生器、キャプチュアディジタイザ及び関連のメモ
    リを含む請求項第２項記載の制御装置。 ４）アナログ信号のデジタル表現を供与し且つ検出し、
    関係するＲＡＭにマイクロコードがロードされ、該シー
    ケンスアドレスバスに接続されている装置を更に有する
    請求項第１項記載の制御装置。 ５）前記アナログ信号発生器が、該シーケンスアドレス
    バスに接続された信号マイクロコードＲＡＭと、該信号
    マイクロコードからの命令が供給される信号アドレス発
    生器と、デジタル化アナログ信号がロードされ該信号ア
    ドレス発生器によってアドレス指定される信号ＲＡＭと
    、Ｄ／Ａ変換器とを有する請求項第２項記載の制御装置
    。 ６）クロックのためのマイクロコードがロードされ、前
    記シーケンスアドレスバスに接続されている、クロック
    ＲＡＭと、該クロックＲＡＭ中の該マイクロコードによ
    って制御されるクロック発生器とを有する請求項第１項
    記載の制御装置。 ７）前記シーケンスアドレスバスが、クロック送出に際
    してアドレス発生器からアドレスバスに沿ってアドレス
    情報を順次進行させる複数のパイプラインレジスタを含
    む請求項第１項記載の制御装置。 ８）該シーケンスアドレスバスが、シーケンスアドレス
    発生器によって発生されたアドレスに作用するように使
    用しうる条件ビットを含む請求項第１項記載の制御装置
    。
JP63007376A 1987-01-16 1988-01-16 自動回路テスト装置 Expired - Lifetime JPH0795088B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US3831 1987-01-16
US07/003,831 US4816750A (en) 1987-01-16 1987-01-16 Automatic circuit tester control system

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Publication Number Publication Date
JPS63215975A true JPS63215975A (ja) 1988-09-08
JPH0795088B2 JPH0795088B2 (ja) 1995-10-11

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JP (1) JPH0795088B2 (ja)
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