JPS63215975A - 自動回路テスト装置 - Google Patents
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- JPS63215975A JPS63215975A JP63007376A JP737688A JPS63215975A JP S63215975 A JPS63215975 A JP S63215975A JP 63007376 A JP63007376 A JP 63007376A JP 737688 A JP737688 A JP 737688A JP S63215975 A JPS63215975 A JP S63215975A
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- 238000012360 testing method Methods 0.000 claims description 56
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
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- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、電子回路を自動的にテストするためのテスト
装置の制御に関する。
装置の制御に関する。
[従来の技術]
電子回路例えばアナログVLSI装置を自動的にテスト
するテスト装置においては、テストパターンがメモリ中
に記憶され、テスト中の回路(CUT)のノードに供給
される入力テスト信号を供給するために使用され、CU
Tからの結果出力は、期待(予想)出力と比較される。
するテスト装置においては、テストパターンがメモリ中
に記憶され、テスト中の回路(CUT)のノードに供給
される入力テスト信号を供給するために使用され、CU
Tからの結果出力は、期待(予想)出力と比較される。
テスト装置は、CUTにアナログテスト信号を供給する
ための、高周波信号発生器及び低周波信号発生器のよう
なアナログ機器と、結果をデジタル化して記憶する高周
波及び低周波デジタイザ及び関係したキャブチュアメモ
リとを更に備えていてもよい。
ための、高周波信号発生器及び低周波信号発生器のよう
なアナログ機器と、結果をデジタル化して記憶する高周
波及び低周波デジタイザ及び関係したキャブチュアメモ
リとを更に備えていてもよい。
テスト装置のための制御信号を供給すると共に、CUT
のクロックと同期してその高速において多数のデータビ
ットをCUTに送出するために、制御ビット(本明細書
において「マイクロコード」とも呼ばれる)及びデータ
ビットを並列に高速で供給するための高速シーケンスコ
ントローラが使用される。(成るクロック周期において
のマイクロコードプラスデータビットは、「ベクトルJ
とも呼ばれる)。制御ビットは、シーケンスコントロー
ラ中のアドレス発生器によって制御されるアドレスバス
上にRAMへの適正なアドレスを供給した時にランダム
にアクセスされうる16にの命令ステップを与えるよう
に例えば16にの深さとした、シーケンスコントローラ
中のRAMに含められる。テストパターンは、別々のボ
ードに亘って分布されたRAM中に配置され、同一のア
ドレスバス(屡々ステーI・バスと呼ばれる)によって
アクセスされる。
のクロックと同期してその高速において多数のデータビ
ットをCUTに送出するために、制御ビット(本明細書
において「マイクロコード」とも呼ばれる)及びデータ
ビットを並列に高速で供給するための高速シーケンスコ
ントローラが使用される。(成るクロック周期において
のマイクロコードプラスデータビットは、「ベクトルJ
とも呼ばれる)。制御ビットは、シーケンスコントロー
ラ中のアドレス発生器によって制御されるアドレスバス
上にRAMへの適正なアドレスを供給した時にランダム
にアクセスされうる16にの命令ステップを与えるよう
に例えば16にの深さとした、シーケンスコントローラ
中のRAMに含められる。テストパターンは、別々のボ
ードに亘って分布されたRAM中に配置され、同一のア
ドレスバス(屡々ステーI・バスと呼ばれる)によって
アクセスされる。
デジタル−アナログ混合信号を供与し検出するテスト装
置において、アナログ機器は、シーケンスコントローラ
の高速作動の間これらの機器に成る限定された命令の組
(即ち、全部の機器のための全部で32個の命令)を供
与するためにアナログ機器によって使用されたイベント
ライン(例えば5ビツトの情報に対するシライン)に割
当てられたシーケンスコントローラRAMのビットによ
って制御されていた。このように、アナログ機器の作動
においての主要な変化は、CUTの高速テストの間に主
要制御テストコンピュータによってなされていた。
置において、アナログ機器は、シーケンスコントローラ
の高速作動の間これらの機器に成る限定された命令の組
(即ち、全部の機器のための全部で32個の命令)を供
与するためにアナログ機器によって使用されたイベント
ライン(例えば5ビツトの情報に対するシライン)に割
当てられたシーケンスコントローラRAMのビットによ
って制御されていた。このように、アナログ機器の作動
においての主要な変化は、CUTの高速テストの間に主
要制御テストコンピュータによってなされていた。
[発明の慨要コ
シーケンスコントローラのアドレス発生器によって制御
されるシーケンスバスに接続されマイクロコードがロー
ドされる関連のRAMをアナログ装置に備えることによ
って、デジタル−アナログ混合回路テスター中のアナロ
グ装置を、成るテスI・パターンの間、より高度の融通
性でもって、より多くの機能を遂行するように制御しう
ろこと、ハードウェアをほとんど変化させることなく装
置く手段)をシステムに付加しうろことが見出された。
されるシーケンスバスに接続されマイクロコードがロー
ドされる関連のRAMをアナログ装置に備えることによ
って、デジタル−アナログ混合回路テスター中のアナロ
グ装置を、成るテスI・パターンの間、より高度の融通
性でもって、より多くの機能を遂行するように制御しう
ろこと、ハードウェアをほとんど変化させることなく装
置く手段)をシステムに付加しうろことが見出された。
このようにCUTのクロック速度で各々の装置に命令を
同時に提示でき、有利となる。そのためのマイクロコー
ドを供与し、それらのマイクロコードRAMをシーケン
スアドレスバスに接続することによって、補足的装置を
容易に付加し制御することができる。その装置の命令が
単にテストベクトルの付加的マイクロコードビットであ
ることから、ユーザーによる装置のプログラミングは容
易になる。
同時に提示でき、有利となる。そのためのマイクロコー
ドを供与し、それらのマイクロコードRAMをシーケン
スアドレスバスに接続することによって、補足的装置を
容易に付加し制御することができる。その装置の命令が
単にテストベクトルの付加的マイクロコードビットであ
ることから、ユーザーによる装置のプログラミングは容
易になる。
好ましい実施態様によれば、アナログ装置は、高周波及
び低周波のアナログ信号発生器、キャプチュアディジタ
イザ及びこれに組合されたメモリを備えている。アナロ
グ信号のデジタル化表現を供給して検出し、シーケンス
アドレスバスによってアドレス指定されるマイクロコー
ドRAMを備えている装置も設けられている。シーケン
スアドレスバスは、アドレス発生器からシーケンスアド
レスバスに沿ってアドレス情報を順次進行させるための
複数のパイプラインレジスタを備えている。
び低周波のアナログ信号発生器、キャプチュアディジタ
イザ及びこれに組合されたメモリを備えている。アナロ
グ信号のデジタル化表現を供給して検出し、シーケンス
アドレスバスによってアドレス指定されるマイクロコー
ドRAMを備えている装置も設けられている。シーケン
スアドレスバスは、アドレス発生器からシーケンスアド
レスバスに沿ってアドレス情報を順次進行させるための
複数のパイプラインレジスタを備えている。
またシーケンスアドレスバス及び関係したクロック発生
器に接続されたクロックRAMも設けられている。
器に接続されたクロックRAMも設けられている。
本発明のその他の利点及び特徴は、好ましい実施例につ
いての以下の詳細な説明によって明らかさされよう。
いての以下の詳細な説明によって明らかさされよう。
[実施例]
1成
第1図を参照すると、テストヘッド14に電気的に接続
された被験回路12(CUT)をテストするための自動
回路テスター10が図示されている。テストコンピュー
タ16は、装置全体の制御を引受けるもので、シーケン
スコントローラ18を含み、シーケンスコントローラ1
8は、デジタルテストパターンRAM (16KX32
0ビツト)及びフォーマットシステム22を用いて多数
のデータをテストされる回路12に供給すると共に、例
えば25MHzの高速で被験回路12のクロッキングと
同期して自動回路テスター10の残りの部分に制御信号
を送出する。シーケンスコントローラ18は、14ビツ
トのシーケンスアドレスバス26に接続されたアドレス
発生器24と、回路テスター及びシーケンスコントロー
ラ18のアドレス発生器24のための制御信号の制御ビ
ットを含むシーケンスマイクロコードRAM28(16
に×43ビット)とを備えている。アドレスバス26は
、デジタルテストパターンRAM20、デジタルキャプ
チュア装置42のマイクロコードRAM34 (16K
x4ビツト)、36 (16に×9ビット)、38 (
16KX4ビツト)及び40 (16KX9ビツト)、
デジタルソース装置44、高周波アナログキャブチュア
装置46及び高周波アナログソース装置48にそれぞれ
接続されている。アドレスバス26は、マスタークロッ
クサブシステム52のクロックマイクロコードRAM5
0にも接続されている。
された被験回路12(CUT)をテストするための自動
回路テスター10が図示されている。テストコンピュー
タ16は、装置全体の制御を引受けるもので、シーケン
スコントローラ18を含み、シーケンスコントローラ1
8は、デジタルテストパターンRAM (16KX32
0ビツト)及びフォーマットシステム22を用いて多数
のデータをテストされる回路12に供給すると共に、例
えば25MHzの高速で被験回路12のクロッキングと
同期して自動回路テスター10の残りの部分に制御信号
を送出する。シーケンスコントローラ18は、14ビツ
トのシーケンスアドレスバス26に接続されたアドレス
発生器24と、回路テスター及びシーケンスコントロー
ラ18のアドレス発生器24のための制御信号の制御ビ
ットを含むシーケンスマイクロコードRAM28(16
に×43ビット)とを備えている。アドレスバス26は
、デジタルテストパターンRAM20、デジタルキャプ
チュア装置42のマイクロコードRAM34 (16K
x4ビツト)、36 (16に×9ビット)、38 (
16KX4ビツト)及び40 (16KX9ビツト)、
デジタルソース装置44、高周波アナログキャブチュア
装置46及び高周波アナログソース装置48にそれぞれ
接続されている。アドレスバス26は、マスタークロッ
クサブシステム52のクロックマイクロコードRAM5
0にも接続されている。
アドレスバス26は、デジタルキャプチュア装置42、
デジタルソース装置44、アナログキャプチュア装置4
6、アナログソース装置48、クロック52及びデジタ
ルテストパターンRAM20中のイベントがアドレス発
生器24によって発生したアドレスに作用することを許
容するための条件ビットも備えている。テストされる回
路12中のイベントも、フォーマットシステム22、テ
ストパターンRAM20及びアドレスバス26の条件ビ
ットを介して、アドレス発生器24に作用することがで
きる。
デジタルソース装置44、アナログキャプチュア装置4
6、アナログソース装置48、クロック52及びデジタ
ルテストパターンRAM20中のイベントがアドレス発
生器24によって発生したアドレスに作用することを許
容するための条件ビットも備えている。テストされる回
路12中のイベントも、フォーマットシステム22、テ
ストパターンRAM20及びアドレスバス26の条件ビ
ットを介して、アドレス発生器24に作用することがで
きる。
デジタルキャプチュア装置42のマイクロコードRAM
34は、それに組合されたアドレス発生器54に命令を
供給するように接続されており、アドレス発生器54は
、それに組合されたキヤプチェアRAM56 (1MX
20ビツト)にアドレスを供給する。キャブチュアRA
M56は、テストされる回路12からキャプチュアされ
たデジタル出力データがフォーマットシステム22を通
過して変換サブ回路58によってRAM56に記憶され
るための形に変換された後に、これらの出力データを記
憶するために用いられる。同様にデジタルソース装置4
4のマイクロコードRAM 36は、それに組合された
アドレス発生器60に命令を送出するように接続されて
いる。アドレス発生器60は、アナログ波形のデジタル
表現がロードされた、その組合された信号RAM62
(64に×20ビット)に、アドレスを送出する。信号
RAM62は、その組合されたデータ変換器64に、デ
ジタル化された信号を読出すように接続されている。デ
ータ変換器64は、データを、フォーマットシステム2
2に供与される形に変換する。
34は、それに組合されたアドレス発生器54に命令を
供給するように接続されており、アドレス発生器54は
、それに組合されたキヤプチェアRAM56 (1MX
20ビツト)にアドレスを供給する。キャブチュアRA
M56は、テストされる回路12からキャプチュアされ
たデジタル出力データがフォーマットシステム22を通
過して変換サブ回路58によってRAM56に記憶され
るための形に変換された後に、これらの出力データを記
憶するために用いられる。同様にデジタルソース装置4
4のマイクロコードRAM 36は、それに組合された
アドレス発生器60に命令を送出するように接続されて
いる。アドレス発生器60は、アナログ波形のデジタル
表現がロードされた、その組合された信号RAM62
(64に×20ビット)に、アドレスを送出する。信号
RAM62は、その組合されたデータ変換器64に、デ
ジタル化された信号を読出すように接続されている。デ
ータ変換器64は、データを、フォーマットシステム2
2に供与される形に変換する。
高周波アナログキャブチュア装置46のマイクロコード
RAM38は、それに組合されたアドレス発生器66に
命令を供与するように、同様に接続されている。アドレ
ス発生器66は、A/D変換器70によって供給された
テストされる回路〕2からの検出されたアナログ出力の
デジタル化表現を記憶するために用いられる、その組合
されたキャプチュアRAM68(]、MX20ビット)
にアドレスを供給する。高周波アナログソース装置48
のマイクロコードRAM40も、その組合されたアドレ
ス発生器72に命令を送出するように同様に接続されて
いる。アドレス発生器72は、アナログ信号のデジタル
表現がロードされた信号RAM74 (64KX20ビ
ツト)にアドレスを供給する。信号RAM74は、デジ
タル化された信号を D/A変換器76に読出すように
接続されている。D/A変換器76は、テストされる回
路12にアナログ信号を送出する。このように、高周波
アナログソース装置48は、アナログ信号発生器であり
、高周波アナログキャプチュア装置46は、キャブチュ
アデイタイザとそれに組合されたメモリとを備えている
。
RAM38は、それに組合されたアドレス発生器66に
命令を供与するように、同様に接続されている。アドレ
ス発生器66は、A/D変換器70によって供給された
テストされる回路〕2からの検出されたアナログ出力の
デジタル化表現を記憶するために用いられる、その組合
されたキャプチュアRAM68(]、MX20ビット)
にアドレスを供給する。高周波アナログソース装置48
のマイクロコードRAM40も、その組合されたアドレ
ス発生器72に命令を送出するように同様に接続されて
いる。アドレス発生器72は、アナログ信号のデジタル
表現がロードされた信号RAM74 (64KX20ビ
ツト)にアドレスを供給する。信号RAM74は、デジ
タル化された信号を D/A変換器76に読出すように
接続されている。D/A変換器76は、テストされる回
路12にアナログ信号を送出する。このように、高周波
アナログソース装置48は、アナログ信号発生器であり
、高周波アナログキャプチュア装置46は、キャブチュ
アデイタイザとそれに組合されたメモリとを備えている
。
回路テスター10は、低周波アナログキャプチュアと低
周波アナログソース(図示しない)とを備えている。こ
れらは、キャプチュア装置46及びアナログソース装置
48と同様であり、アドレスバス26に接続されている
。主な相違点は、A/D変換器とD/A変換器とが高周
波ではなく低周波で作動することである。アナログキャ
プチュア装置46およびアナログソース装置48のアド
レス発生器66.72は、シーケンスコントローラ18
が高速試験を行なっていない時にテストコンピュータ1
6によって制御されるように、16ビツトのテストコン
ピュータ16のアドレスバス78に接続されている。パ
イプラインレジスタ(図示しない)は、マイクロコード
RAMから回路12に実際に供給される信号のソースま
での経路に沿って、テスタ−10全体に、アドレスバス
26に沿って分配されている。パイプラインレジスタは
、アドレスバス26に沿ってアドレスを順次進行させ、
アドレス及び他のデジタル信号を他の経路に沿って進行
させる。
周波アナログソース(図示しない)とを備えている。こ
れらは、キャプチュア装置46及びアナログソース装置
48と同様であり、アドレスバス26に接続されている
。主な相違点は、A/D変換器とD/A変換器とが高周
波ではなく低周波で作動することである。アナログキャ
プチュア装置46およびアナログソース装置48のアド
レス発生器66.72は、シーケンスコントローラ18
が高速試験を行なっていない時にテストコンピュータ1
6によって制御されるように、16ビツトのテストコン
ピュータ16のアドレスバス78に接続されている。パ
イプラインレジスタ(図示しない)は、マイクロコード
RAMから回路12に実際に供給される信号のソースま
での経路に沿って、テスタ−10全体に、アドレスバス
26に沿って分配されている。パイプラインレジスタは
、アドレスバス26に沿ってアドレスを順次進行させ、
アドレス及び他のデジタル信号を他の経路に沿って進行
させる。
1作
動作について説明すると、マイクロコードRAM28,
34,36,38,40.50には、それぞれの命令が
ロードされ、信号RAM62.74には、それぞれのデ
ジタル化アナログ信号がロードされる。このロードは全
部テストコンピュータ16の制御下に行なわれる。他の
命令は、テストコンピュータ16から、回路テスター1
0の回路素子に移行され、デジタルテストパターンは、
やはり回路12の高速テストの前に、デジタルテストパ
ターンRAM20にロードされる。
34,36,38,40.50には、それぞれの命令が
ロードされ、信号RAM62.74には、それぞれのデ
ジタル化アナログ信号がロードされる。このロードは全
部テストコンピュータ16の制御下に行なわれる。他の
命令は、テストコンピュータ16から、回路テスター1
0の回路素子に移行され、デジタルテストパターンは、
やはり回路12の高速テストの前に、デジタルテストパ
ターンRAM20にロードされる。
シーケンスコントローラ18の制御下に高速テストが行
なわれる間に、アドレス発生器24によってアドレスバ
ス26に供給されたアドレスは、テストされる回路12
にそのクロックレートでデータが供給されるのと同期し
て、それぞれの関係したマイクロコードRAMからキャ
プチュア装置42.46及びソース装置44.48に命
令を送出させる。デジタルテストパターンRAM20に
記憶されたデジタルテストパターンは、クロック及び制
御信号のためのデータを供給し、またテストされる回路
12のための結果として生じるデジタル出力を検出する
ためのデータを供給する。キャブチュア装置42.46
及びソース装M、 44 、48は、アナログ信号及び
デジタル形のアナログ信号をテストされる回路12に供
給し、結果出力を検出する。マスタークロック52は、
回路テスター10のためのプログラマブルクロックを供
給する。
なわれる間に、アドレス発生器24によってアドレスバ
ス26に供給されたアドレスは、テストされる回路12
にそのクロックレートでデータが供給されるのと同期し
て、それぞれの関係したマイクロコードRAMからキャ
プチュア装置42.46及びソース装置44.48に命
令を送出させる。デジタルテストパターンRAM20に
記憶されたデジタルテストパターンは、クロック及び制
御信号のためのデータを供給し、またテストされる回路
12のための結果として生じるデジタル出力を検出する
ためのデータを供給する。キャブチュア装置42.46
及びソース装M、 44 、48は、アナログ信号及び
デジタル形のアナログ信号をテストされる回路12に供
給し、結果出力を検出する。マスタークロック52は、
回路テスター10のためのプログラマブルクロックを供
給する。
キ、ヤプチュア装置42.46及びソース装置44.4
8、クロック52及びテストパターンRAM20中のイ
ベントは、シーケンスコントローラ18のアドレス発生
器24によって発生したアドレスに、アドレスバス26
中の条件ビットを介して作用することができる。テスト
される回路12中のイベントは、シーケンスコンl−ロ
ーラ18のアドレス発生器24によって発生したアドレ
スに、フォーマットシステム22及びデジタル化表現I
・パターンRAM20を介して作用しうる。
8、クロック52及びテストパターンRAM20中のイ
ベントは、シーケンスコントローラ18のアドレス発生
器24によって発生したアドレスに、アドレスバス26
中の条件ビットを介して作用することができる。テスト
される回路12中のイベントは、シーケンスコンl−ロ
ーラ18のアドレス発生器24によって発生したアドレ
スに、フォーマットシステム22及びデジタル化表現I
・パターンRAM20を介して作用しうる。
キャプチュア装置42.46及びソース装置44.48
のうちのどれがテスト中に実際に作用されるかは、テス
トされる回路12の形式と、テストされるその機能とに
依存する。一般にデジタルソース装置44は、アナログ
キャブチュア装置(例えば46)と共に使用され、アナ
ログソース装置(例えば48)は、デジタルキャブチュ
ア装置42と共に使用される。また、デジタルキャブチ
ュア装置42は、デジタルソース装置44と共に使用さ
れてよく、アナログソース装置48は、アナログキャブ
チュア装置46と共に使用されてよい。
のうちのどれがテスト中に実際に作用されるかは、テス
トされる回路12の形式と、テストされるその機能とに
依存する。一般にデジタルソース装置44は、アナログ
キャブチュア装置(例えば46)と共に使用され、アナ
ログソース装置(例えば48)は、デジタルキャブチュ
ア装置42と共に使用される。また、デジタルキャブチ
ュア装置42は、デジタルソース装置44と共に使用さ
れてよく、アナログソース装置48は、アナログキャブ
チュア装置46と共に使用されてよい。
実質的なアナログ及びデジタル能力、例えば、コーデッ
ク、モデム、イーサネット送受信器、統一サービスデー
タネットワーク(ISDN)装置、デジタルビデオ及び
オーディオコンポーネント、を備えたテスト装置におい
ては、デジタルテストパターンRAM20、デジタルキ
ャプチュア装置42、デジタルソース装置44、高周波
アナログキャプチュア装置46、高周波アナログソース
装置48、並びに、低周波アナログキャグチュア及びソ
ース(図示しない)が共通に同時に使用される。付加的
デジタル及びアナログソース並びにキャブチュアの能力
を用意する必要がある場合には、第1図に示したものと
同−又は同様の余分のデジタル及びアナログのソース及
びキャブチュア装置を付加し、それらに組合されたマイ
クロコードRAMは、シーケンスコントローラ18のア
ドレスバス26に接続し、それらの出力又は入力は、テ
スI・ヘッド14に接続する。
ク、モデム、イーサネット送受信器、統一サービスデー
タネットワーク(ISDN)装置、デジタルビデオ及び
オーディオコンポーネント、を備えたテスト装置におい
ては、デジタルテストパターンRAM20、デジタルキ
ャプチュア装置42、デジタルソース装置44、高周波
アナログキャプチュア装置46、高周波アナログソース
装置48、並びに、低周波アナログキャグチュア及びソ
ース(図示しない)が共通に同時に使用される。付加的
デジタル及びアナログソース並びにキャブチュアの能力
を用意する必要がある場合には、第1図に示したものと
同−又は同様の余分のデジタル及びアナログのソース及
びキャブチュア装置を付加し、それらに組合されたマイ
クロコードRAMは、シーケンスコントローラ18のア
ドレスバス26に接続し、それらの出力又は入力は、テ
スI・ヘッド14に接続する。
第2図には、回路テスター10のためのデータとマイク
ロコードとを含むベクトルのフォーマットか図示されて
いる。理解されるように、マイクロコードは、システム
全体に分布されている。シーケンスコントローラ18は
、43ビツトのマイクロコードを有し、マスタークロッ
ク52は、9ビツトのマイクロコードを有し、キャプチ
ュア装置42.46及びソース装置44.48には、図
示したようにそれぞれのマイクロコードのビットが組合
されている。そのため、高速テストの間にテストされる
回路のクロックレートにおいて各々のキャブチュア装置
42.46及びソース装置44.48に命令を送出でき
、それにより、イベン1ヘラインが設けられた場合より
も、1つのテストパターンの間により多くの機能をキャ
ブチュア装置及びソース装置が実行しうると共に、より
高度の融通性が許容される。更に、前述したように、余
分の機器を、これらのためのマイクロコードを用意し、
そのマイクロコードRAMをアドレスバスに接続するこ
とによって、回路テスターに容易に付加することができ
る。このマイクロコードフォーマツI・は、ユーザーに
よるプログラミングを著しく容易にする。
ロコードとを含むベクトルのフォーマットか図示されて
いる。理解されるように、マイクロコードは、システム
全体に分布されている。シーケンスコントローラ18は
、43ビツトのマイクロコードを有し、マスタークロッ
ク52は、9ビツトのマイクロコードを有し、キャプチ
ュア装置42.46及びソース装置44.48には、図
示したようにそれぞれのマイクロコードのビットが組合
されている。そのため、高速テストの間にテストされる
回路のクロックレートにおいて各々のキャブチュア装置
42.46及びソース装置44.48に命令を送出でき
、それにより、イベン1ヘラインが設けられた場合より
も、1つのテストパターンの間により多くの機能をキャ
ブチュア装置及びソース装置が実行しうると共に、より
高度の融通性が許容される。更に、前述したように、余
分の機器を、これらのためのマイクロコードを用意し、
そのマイクロコードRAMをアドレスバスに接続するこ
とによって、回路テスターに容易に付加することができ
る。このマイクロコードフォーマツI・は、ユーザーに
よるプログラミングを著しく容易にする。
10大屁■
本発明のいろいろな変形が可能であり、例えば、自動回
路テスターに、第1図に示したキャプチュア又はソース
以外の機器を付加することも、本発明の範囲に含まれる
。
路テスターに、第1図に示したキャプチュア又はソース
以外の機器を付加することも、本発明の範囲に含まれる
。
第1図は、本発明による自動回路テスターのブロック図
、第2図は、第1図の自動回路テスターのテスI・ベク
トルフォーマットを示す説明図である。 10・・・回路テスター(自動回路テスト装置)。 18・・・シーケンスコントローラ。 20・・・テストパターンRAM。 24・・・アドレス発生器。 26・・・アドレスバス。 28・・・シーケンスマイクロコードRAM(シーケン
スランダムアクセスメモリ)。 (外4名)
、第2図は、第1図の自動回路テスターのテスI・ベク
トルフォーマットを示す説明図である。 10・・・回路テスター(自動回路テスト装置)。 18・・・シーケンスコントローラ。 20・・・テストパターンRAM。 24・・・アドレス発生器。 26・・・アドレスバス。 28・・・シーケンスマイクロコードRAM(シーケン
スランダムアクセスメモリ)。 (外4名)
Claims (1)
- 【特許請求の範囲】 1)自動回路テスト装置のデジタルテストパターン及び
アナログ装置を高速で制御するための制御装置であって
、 マイクロコードのためのシーケンスランダムアクセスメ
モリ(RAM)及びシーケンスアドレス発生器を含み、
テスト中の回路のクロックレートで該シーケンスランダ
ムアクセスメモリ中の命令に選択的にアドレス指定する
シーケンスコントローラーと、 前記シーケンスアドレス発生器に接続されたシーケンス
アドレスバスと、 該シーケンスアドレスバスに接続されたデジタルテスト
パターンRAMと、 複数のアナログ装置を含み、該アナログ装置がマイクロ
コードがロードされ該シーケンスアドレスバスに接続さ
れている関連の装置RAMを有する、制御装置。 2)前記アナログ装置が、アナログ信号発生器、キャプ
チュアディジタイザ及び関連のメモリを含む請求項第1
項記載の制御装置。 3)前記アナログ装置が、高周波及び低周波のアナログ
信号発生器、キャプチュアディジタイザ及び関連のメモ
リを含む請求項第2項記載の制御装置。 4)アナログ信号のデジタル表現を供与し且つ検出し、
関係するRAMにマイクロコードがロードされ、該シー
ケンスアドレスバスに接続されている装置を更に有する
請求項第1項記載の制御装置。 5)前記アナログ信号発生器が、該シーケンスアドレス
バスに接続された信号マイクロコードRAMと、該信号
マイクロコードからの命令が供給される信号アドレス発
生器と、デジタル化アナログ信号がロードされ該信号ア
ドレス発生器によってアドレス指定される信号RAMと
、D/A変換器とを有する請求項第2項記載の制御装置
。 6)クロックのためのマイクロコードがロードされ、前
記シーケンスアドレスバスに接続されている、クロック
RAMと、該クロックRAM中の該マイクロコードによ
って制御されるクロック発生器とを有する請求項第1項
記載の制御装置。 7)前記シーケンスアドレスバスが、クロック送出に際
してアドレス発生器からアドレスバスに沿ってアドレス
情報を順次進行させる複数のパイプラインレジスタを含
む請求項第1項記載の制御装置。 8)該シーケンスアドレスバスが、シーケンスアドレス
発生器によって発生されたアドレスに作用するように使
用しうる条件ビットを含む請求項第1項記載の制御装置
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3831 | 1987-01-16 | ||
US07/003,831 US4816750A (en) | 1987-01-16 | 1987-01-16 | Automatic circuit tester control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63215975A true JPS63215975A (ja) | 1988-09-08 |
JPH0795088B2 JPH0795088B2 (ja) | 1995-10-11 |
Family
ID=21707795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63007376A Expired - Lifetime JPH0795088B2 (ja) | 1987-01-16 | 1988-01-16 | 自動回路テスト装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4816750A (ja) |
JP (1) | JPH0795088B2 (ja) |
CA (1) | CA1260536A (ja) |
DE (1) | DE3800757A1 (ja) |
FR (1) | FR2609811B1 (ja) |
GB (1) | GB2199957B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1987-12-15 CA CA000554302A patent/CA1260536A/en not_active Expired
-
1988
- 1988-01-06 FR FR888800057A patent/FR2609811B1/fr not_active Expired - Lifetime
- 1988-01-13 DE DE3800757A patent/DE3800757A1/de active Granted
- 1988-01-14 GB GB8800781A patent/GB2199957B/en not_active Expired - Lifetime
- 1988-01-16 JP JP63007376A patent/JPH0795088B2/ja not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
GB2199957B (en) | 1991-09-04 |
GB2199957A (en) | 1988-07-20 |
FR2609811A1 (fr) | 1988-07-22 |
CA1260536A (en) | 1989-09-26 |
DE3800757C2 (ja) | 1992-05-14 |
JPH0795088B2 (ja) | 1995-10-11 |
US4816750A (en) | 1989-03-28 |
GB8800781D0 (en) | 1988-02-17 |
DE3800757A1 (de) | 1988-07-28 |
FR2609811B1 (fr) | 1992-06-19 |
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