JPS63211761A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63211761A JPS63211761A JP4564187A JP4564187A JPS63211761A JP S63211761 A JPS63211761 A JP S63211761A JP 4564187 A JP4564187 A JP 4564187A JP 4564187 A JP4564187 A JP 4564187A JP S63211761 A JPS63211761 A JP S63211761A
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- photoresist
- polycrystalline silicon
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- implanted
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はｒＪＤ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のトランジスタを備えた半導体装置
の製造方法に関するものである。
Ｄｒａｉｎ）構造のトランジスタを備えた半導体装置
の製造方法に関するものである。
ＭＯＳ ＬＳＩ の微細化に伴ないゲートチャネル長
が１〜２μｍ以下になると、ドレイン近傍でホットキャ
リアと呼ばれる高エネルギーの電子及び正孔が発生し、
ＭＯ１３）う／ジスタの特性の著しい劣化が生じる。こ
のホットキャリアの対策として、ドレインのチャネルに
接する部分の不純物密度の分配を緩やかにするＬＤＤ技
術が使われている。ＬＤＤ構造を実現する方法としては
従来第２図ＶＣ示すものがある。
が１〜２μｍ以下になると、ドレイン近傍でホットキャ
リアと呼ばれる高エネルギーの電子及び正孔が発生し、
ＭＯ１３）う／ジスタの特性の著しい劣化が生じる。こ
のホットキャリアの対策として、ドレインのチャネルに
接する部分の不純物密度の分配を緩やかにするＬＤＤ技
術が使われている。ＬＤＤ構造を実現する方法としては
従来第２図ＶＣ示すものがある。
まず、フォトレジスト（１１ヲマスクにしてエツチング
法により多結晶シリコンゲート膜（２）全形成する。続
いて、前記多結晶シリコンゲート膜（２）ヲマスクにし
て電界緩和用の燐イオン（６）を打ち込む。全面にＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法で酸化膜（９）を付けた後、Ｒ工ｌｌｉ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ ＫｔｃｈｉＭＰ ）決に
より、この酸化膜（９１のエツチングを行なう。すると
、多結晶シリコンゲート膜（２）側面の酸化膜の垂直方
向の喚厚が厚いため、側面の酸化膜が伐り、サイドフォ
ールが形成される。このサイドフォール及び多結晶シリ
コンゲート膜（２１ヲマスクにして砒素イオンの注入を
行ない、熱拡散法によりリン及び砒素を拡散させ、Ｎ−
不純物拡散領域（７）及びＮ十不純物拡散領域（８）を
形成させる。
法により多結晶シリコンゲート膜（２）全形成する。続
いて、前記多結晶シリコンゲート膜（２）ヲマスクにし
て電界緩和用の燐イオン（６）を打ち込む。全面にＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法で酸化膜（９）を付けた後、Ｒ工ｌｌｉ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ ＫｔｃｈｉＭＰ ）決に
より、この酸化膜（９１のエツチングを行なう。すると
、多結晶シリコンゲート膜（２）側面の酸化膜の垂直方
向の喚厚が厚いため、側面の酸化膜が伐り、サイドフォ
ールが形成される。このサイドフォール及び多結晶シリ
コンゲート膜（２１ヲマスクにして砒素イオンの注入を
行ない、熱拡散法によりリン及び砒素を拡散させ、Ｎ−
不純物拡散領域（７）及びＮ十不純物拡散領域（８）を
形成させる。
この従来の半導体装置の製造方法ではＬＤＤ構造のトラ
ンジスタを得るために、多結晶シリコンゲートの側面に
酸化臭のサイドフォールを形成して砒素イオンを注入し
ていたため、工程が長くなるという問題点があった。
ンジスタを得るために、多結晶シリコンゲートの側面に
酸化臭のサイドフォールを形成して砒素イオンを注入し
ていたため、工程が長くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、酸化模のサイドフォールの形成を行なわない
で、ＬＤＤ構造を有する半導体装置の製造方法を得るこ
とを目的とする。
たもので、酸化模のサイドフォールの形成を行なわない
で、ＬＤＤ構造を有する半導体装置の製造方法を得るこ
とを目的とする。
この発明に係る半導体装置の製造方法はゲート形成後ま
ず砒素イオン？注入し続いて、ゲート材料をサイドエッ
チさせ２次いで燐イオンを注入してＬＤＤ構造のトラン
ジスタを形成したものである。
ず砒素イオン？注入し続いて、ゲート材料をサイドエッ
チさせ２次いで燐イオンを注入してＬＤＤ構造のトラン
ジスタを形成したものである。
この発明における半導体装置の製造方法はゲートを形成
した後、砒素イオンを注入し続いてゲート材料？サイド
エッチさせ１次いで燐イオン？注入してＬＤＤ構造のト
ランジスタを形成したので、ゲート材料の両端に形成す
る酸化暎のサイドフォールが不要となる。
した後、砒素イオンを注入し続いてゲート材料？サイド
エッチさせ１次いで燐イオン？注入してＬＤＤ構造のト
ランジスタを形成したので、ゲート材料の両端に形成す
る酸化暎のサイドフォールが不要となる。
〔実施Ｍｌ ）
以下、この発明の一実施例を図にっＡて説明する。
第１図において（４）けシリコン基板、３１けこのシリ
コン基板（４）の表面に熱酸化法によって形成された熱
酸化膜、（２）はフォトレジスト…をマスクにしてエツ
チング法により選択的に形成された多結晶シリコンゲー
ト膜、１５１Ｈ前記シリコン基板（４）に注入された砒
素イオンで、（６）は・炎イオンである。（７）に熱拡
散法を用いて前記シリコン基板１４１表面付近に形成さ
れたＮ−不純物拡散領域で、１８１ｉＮ＋不純物拡散領
域である。
コン基板（４）の表面に熱酸化法によって形成された熱
酸化膜、（２）はフォトレジスト…をマスクにしてエツ
チング法により選択的に形成された多結晶シリコンゲー
ト膜、１５１Ｈ前記シリコン基板（４）に注入された砒
素イオンで、（６）は・炎イオンである。（７）に熱拡
散法を用いて前記シリコン基板１４１表面付近に形成さ
れたＮ−不純物拡散領域で、１８１ｉＮ＋不純物拡散領
域である。
プす、予め長めに形成されたフォトレジストＩｌｌ ｆ
ｔマスクにして多結晶シリコンゲート膜（２）ヲ形成さ
せる。次に、フォトレジストＩＩ＋を残した状態で砒素
イオン＋５１の注入を行なう。続いて、ドライエツチン
グ法により多結晶シリコンゲート膜（２１をサイドエッ
チさせる。そしてフォトレジス） ＩＩ＋を除去した後
に燐イオン）６）の注入を行なう。最後に、熱拡散法に
より燐及び砒素を拡散させＮ−不純物拡散領域（７）及
びＮ＋不純物拡散領域（８）を形成させる。
ｔマスクにして多結晶シリコンゲート膜（２）ヲ形成さ
せる。次に、フォトレジストＩＩ＋を残した状態で砒素
イオン＋５１の注入を行なう。続いて、ドライエツチン
グ法により多結晶シリコンゲート膜（２１をサイドエッ
チさせる。そしてフォトレジス） ＩＩ＋を除去した後
に燐イオン）６）の注入を行なう。最後に、熱拡散法に
より燐及び砒素を拡散させＮ−不純物拡散領域（７）及
びＮ＋不純物拡散領域（８）を形成させる。
上記実施例ＶＣおｈては多結晶シリコンゲート膜のサイ
ドエッチにドライエツチング法を用いたが１等方性のジ
ェットエツチング法を用いてもよい。
ドエッチにドライエツチング法を用いたが１等方性のジ
ェットエツチング法を用いてもよい。
以上のようにこの発明によれば、ゲート形成後甘ず砒素
イオンを打ち込み続いてゲートをサイドエッチさせ、次
いで燐イオンを打ち込んでＩＩＤＤ構造のトランジスタ
を形成したので、サイドフォールの形成を行なう必要が
なくなり製造工程を短縮することが可能となる。
イオンを打ち込み続いてゲートをサイドエッチさせ、次
いで燐イオンを打ち込んでＩＩＤＤ構造のトランジスタ
を形成したので、サイドフォールの形成を行なう必要が
なくなり製造工程を短縮することが可能となる。
第１図はこの発明の一実施例ＶＣよる半導体装置の製造
方法を示す各工程の断面図、第２図は従来の半導体装置
の製造方法を示す各工程の断面図である。 図において、＋１１はフォトレジスト、（２）は多結晶
シリコンゲート膜、１３１は熱酸化膜、（４１はシリコ
ン基板、１５）は砒素イオン、；６）は燐イオン、（７
）はＮ−不純物拡散領域、（８１ＶｉＮ＋不純物拡散領
域、（９）はｃｖｎ法によって形成された酸化映である
。 なお、各図中の同一符号は同一または相当部分を示す。
方法を示す各工程の断面図、第２図は従来の半導体装置
の製造方法を示す各工程の断面図である。 図において、＋１１はフォトレジスト、（２）は多結晶
シリコンゲート膜、１３１は熱酸化膜、（４１はシリコ
ン基板、１５）は砒素イオン、；６）は燐イオン、（７
）はＮ−不純物拡散領域、（８１ＶｉＮ＋不純物拡散領
域、（９）はｃｖｎ法によって形成された酸化映である
。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- ８１ゲート、ＭＯＳトランジスタのＬＤＤ形成する半導
体装置の製造方法において、不純物の注入前にゲート材
料を再度エッチングしたことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4564187A JPS63211761A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4564187A JPS63211761A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211761A true JPS63211761A (ja) | 1988-09-02 |
Family
ID=12724995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4564187A Pending JPS63211761A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
-
1987
- 1987-02-27 JP JP4564187A patent/JPS63211761A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668019A (en) * | 1992-01-30 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating thin film transistor |
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