JPS63211040A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶装置に間し、例えばプリント基板等の
実装基板に構成されるメモリボードに利用して有効な技
術に間するものである。

〔従来の技術〕

マイクロコンビエータ等における主記憶装置としてのメ
モリボードとして、例えば■日立製作所昭和６０年３月
発行ｒ拡張用メモリボードＨ６４ＥＭＢＯ２ユーザーズ
マニアルＪがある。

〔発明が解決しようとする問題点〕

上記のように主記憶装置等に用いられるメモリボードに
は、大きな記憶容量を持つダイナミック型ＲＡＭが用い
られる。このようなメモリボードにあっては、大きな記
憶容量を持つようにできる反面、動作速度が遅いという
欠点を持つ。

この発明の目的は、大記憶容量化と動作の高速化を実現
した記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較的動作速度が遅く大きな記憶容量を持つ
ようにされた主メモリに対して、比較的動作速度が速く
上記主メモリより少ない記憶容量を持つようにされた補
助メモリと及び上記メモリにおける単位のアクセスの情
報ビットに対応した情報保持機能を持つデータバッファ
を設けて、これを１つのメモリブロックとして１ないし
複数のメモリブロックから構成される情報記憶部を構成
し、読み出し動作において前の動作サイクルにけるアド
レス情報とを比較してデータバッファの指定を除く上位
ビットのアドレスが同じならデータバッファから読み出
し信号を出力し、補助メモリを指定する上位ビットのア
ドレスが同じなら補助メモリから上記データバッファを
介して読み出し信号を出力し、上記補助メモリを指定す
る上位ビットのアドレスが異なるときには上記主メモリ
からデータバッファを介して読み出し信号を出力すると
ともに、上記一方の情報記憶部のデータバッファ又は補
助メモリに対してアクセスが行われるとき、他方の情報
記憶部においてはそのアドレスに対して次のアドレスに
対応したデータが補助メモリからデータバッファに、又
は主メモリから補助メモリにそれぞれデータの転送を行
うようにするものである。

〔作　用〕

上記した手段によれば、プログラムの実行のように連続
したアドレスからの読み出し又は一定のアドレスの範囲
での繰り返し読み出しにおいて、次ぎに読み出すべき情
報をデータバッファに転送して置くことによって動作速
度の速い上記データバッファ又は補助メモリから読み出
し信号を送出することができる確率が高くなり、記！！
装置としての実質的な動作速度を速くできる。

〔実施例１〕 第１図には、この発明に係る記憶装置の一実施例のブロ
ック図が示されている。同図の各回路ブロックは、プリ
ント基板のような実装基板に搭載される。

この実施例では、特に制限されないが、情報記憶部ＭＢ
が２つからなり、それぞれは次の各回路ブロックから構
成される。主メモリＭＭＯ〜ＭＭ３は、例えば×８ビッ
ト構成のダイナミック型ＲＡＭにより構成される。この
ダイナミック型ＲＡＭは、約３２にバイトの記憶容量を
持つ、それ故、アドレス端子としては、ＡＯ〜Ａ１４及
び実質的なアドレス端子としてのチップ選択端子Ｃ８を
含めて１６ビツトからなるようにされる。なお、ダイナ
ミック型ＲＡＭは、一般にロウ系のアドレス信号とカラ
ム系のアドレス信号とが同じアドレス端子から時系列的
に供給されるものであり、実際のアドレス信号は８ビツ
トから構成される。同図の主メモリＭＭＯ〜ＭＭ３は、
ダイナミック型ＲＡＭそのものを示しているのではなく
、上記１６ビツトのアドレス端子は、適当なアドレス発
生回路によって、マルチプレックスされて時系列的にＲ
ＡＭチップに供給されるものと理解されたい。

このように、同図に示した主メモリＭＭＯ〜ＭＭ３には
、ダイナミック型ＲＡＭをアクセスするための各種制御
回路を含むものである。

上記主メモリＭＭＯ〜ＭＭ３は、上位２ピツトのアドレ
ス信号を受けるデコーダ回路ＤＣＲにより形成される出
力信号ＹＯ〜Ｙ３によって１つのメモリ回路のアクセス
が行われる。１つの情報記憶部ＭＢにおいて、４個の上
記主メモリＭＭＯ〜ＭＭ３が設けられる。

この実施例では、読み出し動作の高速化を図るために、
補助メモリＨ８Ｍが設けられる。この補助メモリＨ３Ｍ
は、例えば周辺回路がバイポーラ型トランジスタにより
構成され、メモリセルが０ＭＯ３（相補型ＭＯ３）回路
により構成される低消費電力で高速動作化を可能にした
スタティック型ＲＡＭが用いられる。このようなスタテ
ィック型ＲＡＭとしては、例えば■日立製作所から販売
されている商品名’ＨＭ６７８８Ｊを用いることができ
る。このＲＡＭは、×４ビット構成であることから、上
記ダイナミック型ＲＡＭに対応させるために２つ用いら
れる０ｗ！助メモリＨＳＭは、上記のＲＡＭを２個用い
ることによって約１６にバイトの記憶容量を持つものと
なる。１つの情記憶部ＭＢには、上記補助メモリＨ３Ｍ
も、上記主メモリＭＭＯ〜ＭＭ３の数に対応して４個設
けられる。これらの主メモリＭＭＯ〜ＭＭ３と補助メモ
リのデータ端子は、８ビツトからなる内部バスにより結
合される。

記憶装置に対するアドレス信号のうち、アドレス信号Ａ
３〜Ａ１６の１４ビツトのアドレス信号は、内部のアド
レスバスを介して上記補助メモリＨ３Ｍのアドレス端子
ＡＯ〜Ａ１３に供給される。

また、アドレス信号Ａ３〜Ａ１７は、上記主メモリＭＭ
Ｏ〜ＭＭ３のアドレス端子ＡＤ−Ａ１４に供給される。

また、データ出力部としてＴＴＬ（トランジスタ・トラ
ンジスタ・ロジック）回路により構成されたデータバッ
ファＦＦが設けられる。このデータバッファＦＦは、ス
ルーラッチ回路により構成され、データ出力機能とデー
タ保持機能とを合わせ持つものである。このデータバッ
ファＦＦの入力端子りは、上記データバスに結合される
。゛このデータバッファＦＦの出力端子Ｑは、記憶装置
のデータ端子ＤＯ〜Ｄ７に結合される。このデータ端子
ＤＯ−Ｄ７は、データ入力バッファＩＢの入力端子に結
合される。このデータ入力バッファＩＢは、上記同様に
ＴＴＬ回路により構成され、その出力端子は上記データ
バスに結合される。１つの情報記憶部ＭＢにおいて、こ
のような人出カバソファも、上記主メモリＭＭＯ〜ＭＭ
３及び補助メモリＩ（ＳＭの数に対応して４個設けられ
る。

以上の構成の各回路ブロックにより単位のメモリブロッ
クが構成され、それが２つの情報記憶部ＭＢ　（Ｘ２）
に対してそれぞれ４個づつ設けられることによって記憶
部が構成される。

記憶装置に対するアドレス信号のうち実質的な下位３ビ
ツトのアドレスＡＯ〜Ａ２のうち、特に制限されないが
、アドレス信号Ａ１とＡ２は、上記メモリブロックにお
けるデータバッファＦＦ及びデータ入力バッファ！Ｂの
選択信号として用いられる。これによって、各メモリブ
ロックにおける主メモリＭＭＯ〜ＭＭ３及び補助メモリ
Ｈ３Ｍは、残りのアドレス信号Ａ３ＮＡ１９によってパ
ラレルにアクセスされるものである。また、最下位ビッ
トのアドレス信号ＡＯ（後述するようにＬＤＳ、ＵＤＳ
）は、上記情報記憶部ＭＢの選択信号とされる。

上記のような２つの情報記憶部ＭＢに対して、制御部Ｃ
０ＮＴが設けられる。この制御部Ｃ０ＮＴの代表的な機
能は、１つ前のメモリアクセスの時のアドレスを記憶す
る記憶回路を含み、後述するように記憶装置に対する読
み出し動作のときに、そのアドレス信号と記憶回路に保
持されたアドレスとを参照して、同じアドレスならデー
タバッファから読み出し信号を送出し、補助メモリのア
ドレスと同じなら各メモリブロックにおいて補助メモリ
のデータをデータバッファに転送して、指定されたデー
タバッファを介して読み出すとともに、各メモリブロッ
クのデータバッファにそのデータを保持させてそのアド
レスを上記記憶回路に取り込む、上記データバッファＦ
Ｆ及び補助メモリ、Ｈ３Ｍのアドレスと異なるアドレス
なら上記主メモリから読み出したデータをデータバッフ
ァを介して上記同様に出力させる。さらに、上記一方の
情報記憶部のデータバッファ又は補助メモリに対してア
クセスが行われるとき、他方の情報記憶部においてはそ
のアドレスに対して次のアドレスに対応したデータが補
助メモリからデータバッファに、又は主メモリから補助
メモリにそれぞれデータの転送を行うようにする。

上記制御部Ｃ０ＮＴには、次のような各信号が供給され
る。信号Ａｓは、アドレスストローブ信号であり、記憶
装置が結合されるアドレスバス上に有効なアドレス信号
が存在することを示す、信号ＵＤＳとＬＤＳは、１６ビ
ツトからなるデータのうち、上位８ビツトＤ８〜Ｄ１５
と下位８ビツトＤＯ〜Ｄ７を指定する信号であり、６８
０００系マイクロプロセツサから出力され、アドレス信
号ＡＯから形成されることから、アドレス信号ＡＯと等
価である。これらの信号ＵＤＳとＬＤＳは、上記のよう
な１６ビツト構成のマイクロプロセッサにおいて、８ビ
ツト（バイト）単位でのアクセスを実現するための制御
信号である。信号Ｒ／Ｗは、記憶装置に対する読み出し
／書き込みを指定する制御信号である。信号Ｒ３Ｔは、
リセット信号である。信号ＣＬＫはクロック信号である
。信号Ａ１とＡ２は、残りの下位ビットのアドレス信号
である。

第２図には、上記制御部Ｃ０ＮＴに含まれるアドレス比
較部の一実施例のブロック図が示されている。

上記記憶装置のアドレス端子Ａ１〜Ａ１９のうち、上記
データバッファＦＦを指定するためのアドレス信号を除
いたアドレス信号Ａ３〜Ａ１９が上記データバラフッＦ
Ｆに格納されているデータに対応したアドレス信号とさ
れる。それ故、上記アドレス端子Ａ３〜Ａ１９は、フリ
ップフロップ回路ＦＦＩのデータ端子りに結合される。

フリップフロップ回路ＦＦＩは、クロック端子にアドレ
スストローブ信号Ａｓが供給される。また、クリア端子
ＣＬＨには、リセット信号Ｒ３Ｔと制御信号Ｒ／Ｗの反
転信号を受けるノア（ＮＯＲ）ゲート回路Ｇｌの出力信
号が供給される。すなわち、リセット動作のときと、書
き込みモードが指定されたとき、上記フリップフロップ
回路ＦＦＩのリセットが行われる。上記フリップフロッ
プ回路Ｆ１は、アドレスストローブ信号Ａｓのロウレベ
ルからハイレベルへの立ち上がり時に、アドレス信号の
取り込みを行う、それ故、フリップフロップ回路ＦＦＩ
は、メモリアクセスの終了のときに、そのアドレス信号
を取り込み、アドレスストローブ信号Ａｓがハイレベル
からロウレベルにされることによって行われる次のメモ
リアクセスのときに、１つ前のメモリアクセスに使用し
たアドレス信号を記憶するものとなる。上記フリップフ
ロップ回路ＦＦＩの出力信号は、第１のコンパレータＣ
ＯＭＰ１の一方の入力端子Ｐに供給される。このコンパ
レータＣＯＭＰの他方の入力端子Ｑには、上記アドレス
信号Ａ３〜Ａ１９が供給される。なお、上記コンパレー
タＣＯＭＰ１を実質的に読み出し動作のときに動作させ
るため、その一方の入力端子Ｐ側に制御信号Ｒ／Ｗが供
給される。これに対応した他方の入力端子Ｑ側には、抵
抗を介して定常的に電源電圧Ｖｃｃ（ハイレベル）が供
給される。これによって、制御信号Ｒ／Ｗがハイレベル
にされる読み出しモードが指定されたとき、一致信号（
Ｐ−Ｑ）が出力されることになり、上記コンパレータＣ
ＯＭＰＩの動作が実質的に有効にされるものとなる。

上記一致出力（Ｐ−Ｑ）は、両信号が一致したときロウ
レベルの信号を出力する。この信号は、インバータ回路
Ｎ１を介して信号ＦＦＲとして出力される。この信号Ｆ
ＦＲは、データバラフッＦＦからのデータ出力を指示す
る制御信号とされる。

また、インバータ回路Ｎ２を介してその反転信号が形成
され、不一致信号として後述するような補助メモリＨ３
Ｍに対応した上記同様なアドレス比較動作を行うコンパ
レータＣＯＭＰ３に供給される。

上記記憶装置のアドレス端子Ａｌ〜Ａ１９のうち、上記
補助メモリＨ３Ｍを指定するためのアドレス信号を除い
たアドレス信号ＡＩ７〜Ａ１９が上記補助メモリＨ３Ｍ
に格納されているデータに対応したアドレス信号とされ
る。それ故、上記アドレス端子ＡＩ７〜Ａ１９は、フリ
ップフロップ回路ＦＦ２のデータ端子りに結合される。

このフリップフロップ回路ＦＦ２は、上記同様にクロッ
ク端子にアドレスストローブ信号Ａｓが供給される、ま
た、クリア端子ＣＬＲには、リセット信号Ｒ３Ｔと１１
Ｊ？１１信号Ｒ／Ｗの反転信号を受けるノア（ＮＯＲ）
ゲート回路Ｇ１の出力信号が供給される。これによって
、上記フリップフロップ回路ＦＦ２は、上記フリップフ
ロップ回路ＦＦＩと同様なアドレス信号の記憶動作を行
う、上記フリップフロップ回路ＦＦ２の出力信号は、第
３のコンパレータＣＯＭＰ３の一方の入力端子Ｐに供給
される。このコンパレータＣＯＭＰ３の他方の入力端子
Ｑには、上記アドレス信号Ａ３〜Ａ１９が供給される。

なお、上記コンパレータＣＯＭＰ３は、上記第１のコン
パレータＣＯＭＰ　１において不一致信号が送出された
とき、言い換えるならば、データバッファＦＦに読み出
すべきデータが存在しないとき、補助メモリ！（ＳＭに
そのデータが存在するか否かを判定させるため、その一
方の入力端子Ｐ側に上記第１のコンパレータＣＯＭＰ１
の不一致出力であるインバータ回路Ｎ２の出力信号が供
給される。これに対応した他方の入力端子Ｑ側には、抵
抗を介して定常的に電源電圧Ｖｃｃ（ハイレベル）が供
給される。これによフて、第１のコンパレータＣＯＭＰ
１において不一致信号が送出されたとき、第３のコンパ
レータＣＯＭＰ３が実質的に動作状態になり他のアドレ
ス比較結果が有効となる。

上記コンパレータＣＯＭＰ３の−ＬＩＪ（Ｐ−Ｑ）は、
両信号が一致したときロウレベルの信号を出力する。こ
の信号は、インバータ回路Ｎ３を介して信号Ｈ８ＭＲと
して出力される。この信号Ｈ３ＭＲのハイレベルは、補
助メモリＨ３Ｍからのデータ読み出しを指示する制御信
号とされる。

なお、上記信号ＦＦＲとＨ３ＭＲのロウレベルは、主メ
モリＭＭＯ〜ＭＭ３に対するデータ読み出しを指示する
制御信号とされる。

この実施例では、前記のように情報記憶部ＭＢを２個と
し、一方の情報記憶部におけるデータバッファＦＦや補
助メモリＨ３Ｍに対して読み出しが行われるとき、次の
アドレスに対応されたデータを他方の情報記憶部のデー
タバッフ１ＦＦや補助メモリＨ３Ｍに予め転送させる機
能が付加される。このような機能を実現するため、上記
アドレス端子Ａ３〜Ａ１９と、下位のアドレス端子Ａｌ
とＡ２は、アドレス加算回路ＡＤに供給される。

このアドレス加算回路ＡＤは、その加算（＋１）結果の
うち、上記データバッファＦＦに対応した下位のアドレ
ス信号を除いたアドレス信号Ａ３”〜Ａ１９°を出力す
る。この加算されてアドレス信号Ａ３°〜Ａ１９゛は、
第２のコンパレータＣＯＭＰ２の入力Ｑに供給される。

このコンパレータＣＯＭＰ２の他方の入力Ｐには上記フ
リップフロップ回路ＦＦＩに保持されたアドレス信号Ａ
３〜Ａ１９が供給される。これによって、アドレス信号
Ａ１とＡ２が共に論理＠１”のとき、言い換えるならば
、上記データバッフ１ＦＦにおける最上位のアドレスに
対してアクセスが行われるとき、上記＋１を行うことに
よってアドレス信号Ａ３”が変化する。このことをコン
パレータＣＯＭＰ２が検出して不一致出力を送出する。

補助メモリ制御回路Ｈ３ＭＣは、上記コンパレータＣＯ
ＭＰ２の出力と最下位ビットのアドレス信号ＡＯに対応
Ａ３〜Ａ１９及びＡ３°〜Ａ１９”を受けて、補助メモ
リはＨ３Ｍの読み出しを指示する制御信号Ｈ３ＭＲＯ，
ＨＳＭＲＩ及びデータ転送用のアドレス信号Ａ３”〜Ａ
１６′″を発生して後述するように次にアクセスされる
アドレスに対応したデータをデータバッフ１ＦＦに転送
させる。

また、上記アドレス加算回路ＡＤは、その加算（＋１）
結果のうち、上記補助メモリ１（ＳＭに対応した下位の
アドレス信号を除いたアドレス信号Ａ１７′〜Ａ１９゛
を第４のコンパレータＣＯＭＰ４の入力Ｑに送出する。

このコンパレータＣＯＭＰ４の他方の入力Ｐには上記フ
リップフロップ回路ＦＦ２に保持されたアドレス信号Ａ
Ｉ７〜Ａ１９が供給される。これによって、アドレス信
号ＡＩないしＡ１６が共に論理“１”のとき、言い換え
るならば、上記補助メモリＨＳＭにおける最上位のアド
レスに対してアクセスが行われるとき、上記＋１を行う
ことによってアドレス信号Ａ１７”が変化する。このこ
とをコンパレータＣＯＭＰ４が検出して不一致出力を送
出する。主メモリ制御回路ＭＭＣは、上記コンパレータ
ＣＯＭＰ４の出力と最下位ビットのアドレス信号に対応
した信号ＬＤＳとＵＤＳ、及び上記アドレス信号Ａ１７
〜Ａ１９及びＡ１７°〜Ａ１９°を受けて、主メモリは
ＭＭＯ〜ＭＭ３の読み出しを指示する制御信号ＭＭＲＯ
，ＭＭＲＩ及びその読み出すべきメモリブロックを指定
するアドレス信号Ａ１７”〜Ａ１９″を発生して後述す
るように次にアクセスされるアドレスに対応したデータ
を補助メモリｆ（ＳＭに転送させる。

上記のような主メモリＭＭＯ〜ＭＭ３から補助メモリＨ
３Ｍへのデータ転送動作のために、補助メモリ）（ＳＭ
に対応したアドレス信号Ａ３〜Ａ１６を順次発生させる
アドレス発生回路（図示せず）が設けられる。上記生成
されたアドレス信号Ａ３〜Ａ１６と上記制御回路ＭＭＣ
から供給されるアドレス信号ＡＩ７″〜Ａ１９″とによ
り主メモリＭＭＯ〜ＭＭ３をアクセスしてその読み出し
データを上記アドレス信号Ａ３〜Ａ１６によってアクセ
スされる補助メモリＨ３Ｍに書き込むというメモリ制御
回路（図示せず）が設けられる。

上記構成の記憶装置の読み出し動作の概略を第３図に示
したメモリ構成図を参照して次に説明する。

この実施例では、上記のように最下位ビットのアドレス
信号ＡＯに対応して形成される信号ＬＤＳが一方の情報
記憶部ＭＢＯに対応し、信号ＵＤＳが他方の情報記憶部
ＭＢＩに対応している。言い換えるならば、上記一方の
情報記憶部ＭＢＯの主メモリＭＭ、補助メモリＨ３Ｍ及
びデータバッファは、偶数アドレスが対応付けられ、他
方の情報記憶部ＭＢＩの主メモリＭＭ、補助メモリＨ５
Ｍ及びデータバッファは、奇数アドレスが対応付けられ
るものである。

上記主メモリＭＭに対してプログラム等が書き込まれ後
の初期設定動作として、特に制限されないが、２つの情
報記憶部ＭＢＯとＭＢＩにおけるそれぞれ補助メモリＨ
３Ｍには主メモリＭＭにおける第１のメモリエリアＭＯ
とＭｌのデータが転送される。これにより、アドレス記
憶回路としてのフリップフロップ回路ＦＦ２には、メモ
リエリアＭＯとＭｌに対応してアドレス信号Ａ１７〜Ａ
１９は０００にされる。また、データバッファＦＦには
、それぞれ補助メモリＨ３Ｍの先頭アドレスの情報が転
送される。これに対応してフリップフロップ回路ＦＦＩ
に記憶されるアドレス信号Ａ３〜Ａ１６は全て０にされ
る。

上記主メモリＭＭに対してプログラムが格納された後、
そのプログラムの実行の際、例えば説明を簡単にするた
め、主メモリＭＭの先頭アドレス（ＡＯ〜Ａ１９がすべ
てＯ）から順に命令語の読み出しを行う場合、信号ＬＤ
Ｓのロウレベルによって情報記憶部ＭＢＯ側がアクセス
される。そして、アドレス信号Ａ３〜Ａ１９が０である
ことから、コンパレータＣＯＭＰ１から一致信号が形成
される。これによって、データバッフ１ＦＦのアクセス
を指示する信号ＦＦＲが形成され、アドレス信号Ａ１と
Ａ２の０によって選択信号ＯＣＯが形成される。したが
って、上記４つのデータバッファＦＦのうち最も小さな
アドレス（００）が割り当てられる１つのデータバッフ
１ＦＦの読み出し信号が出力される。

同様に、次のアドレスの読み出しの際には、下位ビット
のアドレス信号ＡＯ〜Ａ３のうち、アドレス信号ＡＯに
相当する信号ＵＤＳがロウレベルにされる。これによっ
て、情報記憶部ＭＢＩに対してアクセスが行われる。そ
して、アドレス信号人３〜Ａ１９がＯであることから、
コンパレータＣＯＭＰ１から一致信号が形成される。こ
れによって、データバッフ１ＦＦのアクセスを指示する
信号ＦＦＲが形成され、アドレス信号Ａ１とＡ２の０に
よって同様選択信号ＯＣＯが形成される。

したがって、上記４つのデータバッファＦＦのうち最も
小さなアドレス（００）が割り当てられる１つのデータ
バッファＦＦの読み出し信号が出力される。

以下、同様にしてアドレス信号の歩道が行われ、アドレ
ス信号Ａ１とＡ２が１にされたとき、それに＋１が加算
されたアドレス信号Ａ３°が０から１に変化する。すな
わち、上記情報記憶部ＭＢＯとＭＢＩにおいて、選択信
号ＯＣ３に対応した最も大きなアドレス（１１）が割り
当てられるデータバッファＦＦが指定されると、上記コ
ンパレータＣＯＭＰ２から不一致信号が形成される。補
助メモリ制御回路Ｈ３ＭＣは、この不一致信号と、奇数
側の情報記憶部ＭＢＩを指定する信号ＵＤＳのロウレベ
ルによって、信号Ｈ３ＭＴＲＯを発生させる。これによ
って、奇数側の情報記憶部ＭＢ１に対するメモリアクセ
スと並行して、偶数側の情報記憶部ＭＢＯの補助メモリ
Ｈ３Ｍが上記加算回路ＡＤにより形成されるアドレス信
号Ａ３’〜Ａ１６°によって読み出され、データバッフ
ァＦＦに転送される。また、上記不一致信号によりフリ
７１７０７１回路ＦＦＩには上記加算されたアドレス信
号がそのメモリアクセスの終了タイミングで記憶される
。

したがって、次にアドレス信号が歩進され、偶数側の情
報記憶部ＭＢＯがアクセスされるとき、読み出すべき命
令語が既にデータバッフ１ＦＦに転送されているため、
上記同様にデータバッフ１ＦＦから出力される。この偶
数側の情報記憶部ＭＢＯのアクセスのとき、上記補助メ
モリ制御回路Ｈ３ＭＧは、信号ＬＤＳのロウレベルと１
サイクル前の形成された不一致信号とによって、信号Ｈ
５ＭＴＲＩを発生させる。これによって、偶数側の情報
記憶部ＭＢＯに対するメモリアクセスと並行して、奇数
側の情報記憶部ＭＢＩの補助メモリＨ３Ｍがそのアドレ
ス信号Ａ３〜Ａｌｅによりて読み出され、データバッフ
ァＦＦに転送される。

したがって、次にアドレス信号が歩進され、奇数側の情
報記憶部ＭＢＩがアクセスされるとき、読み出すべき命
令語が既にデータバッファＦＦに転送されているため、
上記同様にデータバッファＦＦから出力される。

これによって、上記補助メモリ）ＩＳＭの記憶容量（第
１図の例では、１６にバイト）に相当する範囲での連続
的な命令語の読み出しは、全てデータバッファＦＦから
出力れるため、極めて高速な読み出しを実現できる。

また、ジャンプ命令等により、アドレス信号Ａ３〜Ａ１
６のいずれか１ないし複数が変化すると、上記コンパレ
ータＣＯＭＰ１から不一致信号が出力される。この結果
、コンパレータＣＯＭＰ３の動作が実質的に有効にされ
、上位アドレスＡＩ７〜Ａ１９が変化してないことから
一致信号を形成する。これによって、最下位ビットのア
ドレス信号ＡＯ（ＬＤＳ、ＵＤＳ）に対応して偶数又は
奇数情報記憶部ＭＢＯ又はＭＢＩの補助メモリ）ＩｓＭ
がアクセスされ、４バイトの単位でデータバッファＦＦ
に転送される。このうち、下位のアドレス信号Ａ１とＡ
２により指定される１つのデータバフフッＦＦの出力が
送出されるとともに、その転送された読み出し信号が保
持される。

アドレス歩道動作によって、補助メモリＨ３Ｍに対応す
る全アドレスＡ３〜Ａ１６が全て１となり、上記下位ア
ドレスＡ１とＡ２に＋１を加算すること又はジャンプ命
令の実行によって、アドレス信号Ａ１７が変化すると、
上記コンパレータＣＯＭＰ４から不一致信号が形成され
る。主メモリ制御回路ＭＭＣは、この不一致信号と、奇
数側の情報記憶部ＭＢＩを指定する信号ＵＤＳのロウレ
ベルによって、信号ＭＭＴＲＯを発生させる。これによ
って、奇数側の情報記憶部ＭＢＩに対するメモリアクセ
スと並行して、偶数側の情報記憶部ＭＢＯの主メモリＭ
Ｍが上記加算回路ＡＤにより形成されるアドレス信号Ａ
１７′〜Ａ１９°によって指定れさるメモリエリアＭ２
から前記アドレス発生回路により形成される歩進される
アドレス信号＾３〜Ａ１６とによって読み出され、補助
メモリＨ３Ｍに転送される。このような情報の転送動作
には、時間がかることから、次の読み出しには間に合わ
ないことが多い、したがって、このときには、上記転送
動作が中断して主メモリＭＭから直接に読み出しが行わ
れデータバッファＦＦを介して出力される。このことは
、次ぎのアドレス指定において行われる奇数側の情報記
憶部ＭＢＩの主メモリから補助メモリＨ３Ｍへの転送動
作においても同じである。

この実施例では、上記のように４バイトの単位での主メ
モリから読み出しを行うものであるため、合計８バイト
の読み出しの間、偶数及び奇数の情報記憶部ＭＢＱとＭ
ＢＩにおいて交互に主メモリＭＭから補助メモリＨ５Ｍ
への転送動作が行われるものとなる。

一般に上記のようなプログラムの読み出しにおいては、
比較的小さなアドレス範囲でループを構成し、同一アド
レスＡ１７〜Ａ１９のもとで繰り返し読み出しが行われ
るため、上記読み出しの大半はデータバッファＦＦ又は
補助メモリから出力されるため、極めて高速な読み出し
が行われるものとなる。

なお、書き込み動作は、上記第１図の主メモリＭＭＯ〜
ＭＭ３に対して行われる。書き込み動作においては、制
御信号Ｒ／Ｗのロウレベルによって、上記補助メモリ）
ＩＳＭには書き込み信号が形成されない、これによって
、外部端子ＤＯ−Ｄ７から供給される書き込みデータは
、最下位ビットのアドレス信号ＬＤＳとＵＤＳに対応し
て選択的にアクセスされる情報記憶部ＭＢＯ又はＭＢＩ
おける１つのデータ入カバソファＩＢのみが選択信号Ｂ
ＵＦＷＯ〜３に応じて動作状態になって対応する主メモ
リＭＭＯ〜ＭＭ３のうち、１つの主メモリＭＭＯ等に対
して書き込みが指示され書き込まれる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）比較的動作速度が遅く大きな記憶容量を持つよう
にされた主メモリに対して、比較的動作速度が速く上記
主メモリより少ない記憶容量を持つようにされた補助メ
モリと及び上記メモリにおける単位のアクセスの情報ビ
ットに対応した情報保持機能を持つデータバッファを設
けて、これを１つのメモリブロックとして工ないし複数
のメモリブロックから構成される情報記憶部を構成し、
読み出し動作において前の動作サイクルにけるアドレス
情報とを比較してデータバッファの指定を除く上位ビッ
トのアドレスが同じならデータバッファから読み出し信
号を出力し、補助メモリを指定する上位ビットのアドレ
スが同じなら補助メモリから上記データバッファを介し
て読み出し信号を出力し、上記補助メモリを指定する上
位ビットのアドレスが異なるときには上記主メモリから
データバッファを介して読み出し信号を出力するととも
に、上記一方の情報記憶部のデータバッファ又は補助メ
モリに対してアクセスが行われるとき、他方の情報記憶
部においてはそのアドレスに対して次のアドレスに対応
したデータが補助メモリからデータバッフ１に、又は主
メモリから補助メモリにそれぞれデータの転送を行うこ
とによって、プログラムの実行のように連続したアドレ
スからの読み出し又は一定のアドレスの範囲での繰り返
し読み出しにおいて、次ぎに読み出すべき情報をデータ
バッファに転送して置くことによって動作速度の速い上
記データバッファ又は補助メモリから読み出し信号を送
出することができる確率が高くなり、記憶装置としての
実質的な°動作速度を速くできるという効果が得られる
。

（２）記憶装置により、自動的にデータの転送が行われ
るため、マイクロプロセッサ等は読み出すべきデータが
どの記憶手段に保持されているかを考慮することなく、
メモリアクセスを行うことができる。これによって、キ
ャシェメモリを用いる場合のようにシステムとしてのソ
フトウェアやハードウェアの負担が大幅に低減できると
いう効果が得される。

（３）上記（１）により、マイクロプロセッサの高速化
と相俟って高速情報処理システムを実現できるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、情報記憶部ＭＢＯとＭＢＩを、アドレス信号Ａ２に
よって分けるものであってもよい、この構成においては
、一方の情報記憶部から最大４バイト連続して読み出す
動作と、他方の情報記憶部において補助メモリ又は主メ
モリから次ぎに読み出すべき情報の転送動作−を並行し
て行うものとなる。また、上記主メモリは、ダイナミッ
ク型ＲＡＭの他、ＥＰＲＯＭのように大記憶容量を持ち
、その動作速度が遅い読み出し専用のメモリであっても
よい、このように読み出し専用のメモリにあっては、読
み出し動作しか行われないから上記のような補助メモリ
やデータバッファを付加することによって、メモリアク
セスを大幅に高速化することが可能である。

また、補助メモリＨ３Ｍとしては、前記のようなりｌ−
０ＭＯ３構成のスタティック型ＲＡＭの他、ＣＭＯＳス
タティック型ＲＡＭのように、少なくとも使用する主メ
モリの読み出し速度より高速なものであれば何であって
もよい、これらの補助メモリや、データバッファの制御
を行う具体的制御回路の構成は、種々の実施形態を採る
ことができるものである。また、記憶容量の増大化等の
ために上記情報記憶部を複数のメモリボードから構成し
、上記制御部を独立したプリント基板等から構成しても
よい。

この発明は、マイクロコンピュータシステム等の各種情
報処理システムにおける記憶装置とじて広く利用できる
ものである。

〔発明の効果〕 本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、ダイナミック型ＲＡＭやＥＦＲＯＭのよ
うに比較的動作速度が遅（大きな記憶容量を持つように
された主メモリに対して、比較的動作速度が速く上記主
メモリより少ない記憶容量を持つようにされた補助メモ
リと及び上記メモリにおける単位のアクセスの情報ビッ
トに対応した情報保持機能を持つデータバッファを設け
て、これを１つのメモリブロックとして夏ないし複数の
メモリブロックから構成される情報記憶部を構成し、読
み出し動作において前の動作サイクルにけるアドレス情
報とを比較してデータバッファの指定を除（上位ビット
のアドレスが同じならデータバッファから読み出し信号
を出力し、補助メモリを指定する上位ビットのアドレス
が同じなら補助メモリから上記データバッファを介して
読み出し信号を出力し、上記補助メモリを指定する上位
ビットのアドレスが異なるときには上記主メモリからデ
ータバッファを介して読み出し信号を出力するとともに
、上記一方の情報記憶部のデータバッファ又は補助メモ
リに対してアクセスが行われるとき、他方の情報記憶部
においてはそのアドレスに対して次のアドレスに対応し
たデータが補助メモリからデータバッファに、又は主メ
モリから補助メモリにそれぞれデータの転送を行うこと
によって、プログラムの実行のように連続したアドレス
からの読み出し又は一定のアドレスの範囲での繰り返し
読み出しにおいて、次ぎに読み出すべき情報をデータバ
ッファに転送して置くことによって動作速度の速い上記
データバッファ又は補助メモリから読み出し信号を送出
することができる確率が高くなり、記憶装置としての実
質的な動作速度を速くできる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その制御部におけるアドレス比較回路の一実
施例を示すブロック図、 第３図は、動作の一例を説明するためのメモリ構成図で
ある。 ＭＢＯ，ＭＢｌ・・情報記憶部、ＭＭＯ〜ＭＭ３、ＭＭ
・・主メモリ、Ｈ３Ｍ・・補助メモリ、ＦＦ・・データ
バッファ、ＩＢ・・データ入力バッファ、ＤＣＲ・・デ
コーダ、Ｃ０ＮＴ・・ａｍ部、ＦＦＩ、ＦＦ２・・フリ
ップフロップ回路、ＣＯＭＰ　１〜ＣＯＭＰ４・・コン
パレータ、ＡＤ・・加算回路、）ＩＳＭＣ・・補助メモ
リ制御回路、ＭＭＣ・・主メモリ制御回路 第　２図 第　３　図 ＭＢＯＭｅ　１

Claims (1)

1. 【特許請求の範囲】 １、比較的動作速度が遅く大きな記憶容量を持つように
   された主メモリと、比較的動作速度が速く上記主メモリ
   より少ない記憶容量を持つようにされた補助メモリと上
   記メモリにおける単位のアクセスの情報ビットに対応し
   た情報保持機能を持つデータバッファとを１つのメモリ
   ブロックとして１ないし複数のメモリブロックから構成
   される情報記憶部を持ち、読み出し動作において前の動
   作サイクルにけるアドレス情報とを比較してデータバッ
   ファの指定を除く上位ビットのアドレスが同じならデー
   タバッファから読み出し信号を出力し、補助メモリを指
   定する上位ビットのアドレスが同じなら補助メモリから
   上記データバッファを介して読み出し信号を出力し、上
   記補助メモリを指定する上位ビットのアドレスが異なる
   ときには上記主メモリからデータバッファを介して読み
   出し信号を出力するとともに、上記一方の情報記憶部の
   データバッファ又は補助メモリに対してアクセスが行わ
   れるとき、他方の情報記憶部においてはそのアドレスに
   対して次のアドレスに対応したデータが補助メモリから
   データバッファに、又は主メモリから補助メモリにそれ
   ぞれデータの転送を行うことを特徴とする記憶装置。 ２、上記データバッファは、ＴＴＬ回路により構成され
   るスルーラッチ回路から構成され、上記補助メモリはス
   タティック型ＲＡＭから構成されるものであることを特
   徴とする特許請求の範囲第１項記載の記憶装置。