JPS63202185A - Vertical synchronizing separator circuit - Google Patents
Vertical synchronizing separator circuitInfo
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＴＶ用垂直同期分離回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a vertical synchronization separation circuit for TV.
従来、液晶ＴＶやデジタルＶＴＲなどのような同期信号
を入力信号とするデジタル回路を搭載している製品に於
て、同期分離回路からの同期信号の中から垂直同期信号
を取り出す場合、ＲＣ時定数回路を用いたり、基準発振
器とカウンターに依るパルス幅測定回路とパターン認識
回路が用いられていた。Conventionally, in products equipped with digital circuits that take synchronization signals as input signals, such as LCD TVs and digital VTRs, when extracting the vertical synchronization signal from the synchronization signals from the synchronization separation circuit, the RC time constant pulse width measurement circuits and pattern recognition circuits based on reference oscillators and counters.
第３図は従来の垂直同期分離回路の一例を示す回路図で
ある。同期信号Ａを、抵抗１と容量２により構成された
ＲＣ時定数回路に入力すると積分されて信号Ｂとなり、
さらにインバータ６．４により構成された増幅器で波形
整形されて信号Ｃとなって出力される。FIG. 3 is a circuit diagram showing an example of a conventional vertical synchronization separation circuit. When synchronizing signal A is input to an RC time constant circuit composed of 1 resistor and 2 capacitors, it is integrated and becomes signal B.
Further, the waveform is shaped by an amplifier constituted by an inverter 6.4, and the signal C is output.
第４図は゛従来の垂直同期分離回路を用いて同期信号か
ら垂直同期信号を取り出そうとした場合の波形を示すタ
イムチャート図である。信号人は同期分離回路からの同
期信号であり、一般的には図示のごとく、０．５ ）Ｉ
（水平走査期間）毎に切込みが入って６つに分割され
た垂直同期パルスとその前後に０．５ Ｈ間隔で挿入さ
れた等価パルスが含まれている。信号ＢはＲＣ時定数回
路により積分した結果書られる積分信号である。FIG. 4 is a time chart showing waveforms when a vertical synchronization signal is extracted from a synchronization signal using a conventional vertical synchronization separation circuit. The signal person is the synchronization signal from the synchronization separation circuit, and generally, as shown in the figure, 0.5)I
It includes a vertical synchronizing pulse divided into six by making a notch for each (horizontal scanning period) and equivalent pulses inserted before and after the vertical synchronizing pulse at 0.5 H intervals. Signal B is an integral signal written as a result of integration by an RC time constant circuit.
しかしながら、第４図に示すごとく、従来の垂直同期分
離回路では積分信号Ｂは垂直同期パルス５ｓＶｃ先立つ
等価パルスＳ、によって電位が徐々に上昇しており、や
がては積分信号Ｂの波形の先端がインバータ乙の遷移点
に達するようになり、出力信号Ｃが反転するようになる
。その結果、信号Ｃは余計なパルスが混入した信号にな
ることがある。しかも、用いたインバータのＰチャネル
ＦＥＴとＮチャネルＦＥＴのｖｔｈ、β値のバランスに
よって、余計なパルスの数や幅はまちまちとなりてしま
り。そのため、時定数をなるべく太き（したり、ＲＣ時
定数回路を２段直列に用いたりするが、その場合は積分
信号Ｂの傾斜が緩やかになり過ぎ、ちょっとした外乱に
より増幅器出力の立ち上がり或は立ち下がりエツジの位
置が変動し、垂直同期信号の周期は極めて不安定となっ
てしまうという問題があった。ＲＣ時定数回路を用いた
垂直同期分離回路の場合、垂直同期信号の周期安。However, as shown in FIG. 4, in the conventional vertical synchronization separation circuit, the potential of the integral signal B gradually increases due to the equivalent pulse S preceding the vertical synchronization pulse 5sVc, and eventually the leading edge of the waveform of the integral signal B reaches the inverter. The transition point B is reached, and the output signal C becomes inverted. As a result, the signal C may become a signal mixed with extra pulses. Moreover, the number and width of the extra pulses vary depending on the balance of vth and β values of the P-channel FET and N-channel FET of the inverter used. Therefore, the time constant should be made as thick as possible (or RC time constant circuits should be used in two stages in series), but in that case, the slope of the integral signal B would become too gentle, and a slight disturbance would cause the amplifier output to rise or fall. There was a problem in that the position of the falling edge fluctuated, making the period of the vertical synchronization signal extremely unstable.In the case of a vertical synchronization separation circuit using an RC time constant circuit, the period of the vertical synchronization signal becomes unstable.
定性の問題を別に設ける垂直発振回路によって補償しよ
うとするのが普通であるが、この発振器は周波数が低い
上に調整が必要なため部品点数が多（なりてしまうとい
う問題があり、特に、液晶ポケットＴＶのような小型Ｔ
Ｖには全（不適なものであった。こういった訳で、前述
のような基準発振器とカウンターに依るパルス幅測定回
路とパターン認識回路が用いられる訳であるが、回路が
非常に複雑であった。It is common practice to try to compensate for the quality problem by using a separate vertical oscillation circuit, but this oscillator has a low frequency and requires adjustment, resulting in a large number of components. Small T like a pocket TV
For this reason, the pulse width measurement circuit and pattern recognition circuit based on the reference oscillator and counter as described above are used, but the circuit is extremely complex. there were.
本発明はこのような問題を解決しようとするものである
。The present invention attempts to solve such problems.
本発明の垂直同期分離回路は、水平同期パルス幅よりあ
る程度大きな時定数を持つＲＣＣ時定数回路路前記ＲＣ
時定数回路からの積分信号を増幅２値化して出力信号を
送出する増幅器とＥＸ−ＯＲゲートと前記ＥＸ−ＯＲゲ
ートによりコントロールされるＴＧとを備え、前記ＴＧ
を介して前記ＲＣ時定数回路出力を前記増幅器の出力電
圧レベルに接続すると共に、入力信号と前記増幅器出力
信号とが論理一致の時は前記ＴＧを導通、不一致の時は
前記ＴＧを非導通状態にするよう構成したことを特徴と
している。The vertical synchronization separation circuit of the present invention includes an RCC time constant circuit circuit having a time constant larger than the horizontal synchronization pulse width to some extent.
The TG is provided with an amplifier that amplifies and binarizes the integral signal from the time constant circuit and sends out an output signal, an EX-OR gate, and a TG controlled by the EX-OR gate.
The output of the RC time constant circuit is connected to the output voltage level of the amplifier via the RC time constant circuit, and the TG is made conductive when the input signal and the amplifier output signal have a logical match, and the TG is made non-conductive when they do not match. It is characterized by being configured to
本発明の垂直同期分離回路は、入力パルスの上向き下向
きに拘らず、パルス幅がＲＣ時定数より狭いときにはＲ
Ｃ時定数回路の出力信号を強制的に元に戻してしまうこ
とにより、ＲＣ時定数よりも幅の狭いパルスを完全に消
去するように働く。The vertical synchronization separation circuit of the present invention has an R
By forcibly returning the output signal of the C time constant circuit to its original state, it works to completely eliminate pulses whose width is narrower than the RC time constant.
第１図は、本発明の一実施例を示す回路図である。１は
抵抗、２は容量であり、入力される同期信号Ａを積分し
て信号Ｂ′を作るＲＣ時定数回路を構成している。６．
４はインバータであり、前記ＲＣ時定数回路からの信号
Ｂ′を増幅して波形整形し、垂直同期信号Ｃ′を送出す
る増幅器を構成している。さらに、５はＥＸ−ＯＲゲー
トであり、前記信号Ａと前記垂直同期信号Ｃ′との一致
を検出し、一致のとき論理”Ｌ”を出力する。FIG. 1 is a circuit diagram showing one embodiment of the present invention. 1 is a resistor, and 2 is a capacitor, which constitutes an RC time constant circuit that integrates an input synchronizing signal A to generate a signal B'. 6.
Reference numeral 4 denotes an inverter, which constitutes an amplifier for amplifying and waveform-shaping the signal B' from the RC time constant circuit and sending out a vertical synchronizing signal C'. Furthermore, 5 is an EX-OR gate which detects coincidence between the signal A and the vertical synchronization signal C' and outputs a logic "L" when they match.
６はＴＧであり、前記ＥＸ−ＯＲゲートの出力信号りに
よりコントロールされ、前記信号りが論理“Ｌ”のとき
前記積分信号Ｂ′を強制的に前記垂直同期信号Ｃ′の論
理レベルに引き込むように構成されている。Reference numeral 6 denotes a TG, which is controlled by the output signal of the EX-OR gate and forcibly draws the integral signal B' to the logic level of the vertical synchronization signal C' when the signal is at logic "L". It is composed of
入力信号Ａのパルス幅が狭いときの動作に付いて説明す
ると、初期状態は入力信号Ａも出力信号Ｃ′も共に論理
“Ｌ”で一致しているときＴＧ６はＯＮであり、積分信
号Ｂ′は出力信号Ｃ′のレベルに引き付けられている。To explain the operation when the pulse width of the input signal A is narrow, in the initial state, when the input signal A and the output signal C' are both logic "L" and match, TG6 is ON, and the integral signal B' is attracted to the level of output signal C'.
次に、入力信号Ａのパルスが立ち上がると、出力信号Ｃ
′ と不一致となるのでＴＧ６がＯＦＦとなり、ＲＣ時
定数回路の出力積分信号Ｂ′が徐々に上昇していくが、
インバーター６の遷移点まで到達しないうちに入力信号
Ａのパルスが立ち下がり、再びＴＧ６がＯＮとなって積
分信号Ｂ′は出力信号Ｃ′に再び引き付けられる。この
とき、出力信号Ｃ′には何の変化も起きていないので、
入力パルスは消去されたことになる。Next, when the pulse of input signal A rises, output signal C
', so TG6 turns OFF and the output integrated signal B' of the RC time constant circuit gradually rises.
Before reaching the transition point of the inverter 6, the pulse of the input signal A falls, TG6 is turned ON again, and the integral signal B' is again attracted to the output signal C'. At this time, no change has occurred in the output signal C', so
The input pulse will have been erased.
パルス幅が広いときは、徐々に上昇した積分信号Ｂ′が
やがてインバーター６の遷移点まで到達し、インバータ
ー乙に続いてインバーター４も反転し、出力信号Ｃ′が
反転する。その結果、入力信号Ａと出力信号Ｃ′が共に
論理“Ｈ”で一致し、ＴＧ６がＯＮとなって積分信号Ｂ
′は出力信号＼Ｃ′に引き込まれる。この様に幅の広い
パルスの時は、出力信号Ｃ′が反転する。When the pulse width is wide, the integrated signal B' that gradually rises eventually reaches the transition point of the inverter 6, and the inverter 4 is also inverted following the inverter B, and the output signal C' is inverted. As a result, the input signal A and the output signal C' both match at logic "H", TG6 is turned ON, and the integral signal B
' is drawn into the output signal \C'. In the case of such a wide pulse, the output signal C' is inverted.
このように、出力信号Ｃ′の反転の結果一致した場合は
、新しい初期状態となり、上述のように入出力共に論理
“Ｈ′になると、今度は下向きの細いパルスを消去する
ように動作し、幅の広い下向きのパルスにより再び初期
状態が反転する。なお、前記増幅器のインバーター４及
び前記ＴＧ６のＯＮ抵抗は、ＲＣ時定数回路の抵抗１に
比べて非常に低く設計されていることが必要である。In this way, if the output signal C' matches as a result of inversion, it becomes a new initial state, and when both the input and output become logic "H" as described above, the circuit operates to erase the thin downward pulse. The initial state is reversed again by a wide downward pulse.The ON resistance of the inverter 4 of the amplifier and the TG 6 must be designed to be very low compared to the resistance 1 of the RC time constant circuit. be.
第２図は、本発明の垂直回期分離回路のタイムチャート
図である。入力信号Ａは第１図と同様であるが、積分信
号Ｂ′は入力信号人と垂直同期信号Ｃ′が一致したとき
信号Ｃ′の論理レベルに引き込まれている。これによっ
て、垂直同期信号Ｃ′における等価パルスの影響は完全
に除去されている。FIG. 2 is a time chart diagram of the vertical period separation circuit of the present invention. Input signal A is the same as in FIG. 1, but integral signal B' is pulled to the logic level of signal C' when the input signal and vertical synchronization signal C' match. As a result, the influence of the equivalent pulse on the vertical synchronizing signal C' is completely eliminated.
本発明の垂直同期分離回路によれば、非常に簡゛単な構
成により正確な垂直同期信号が分離できる。According to the vertical synchronization separation circuit of the present invention, accurate vertical synchronization signals can be separated with a very simple configuration.
また、ＲＣ時定数を０．５〜３マイクロ秒に合わせれば
、ノイズの多い同期信号からノイズを除去し、正確な水
平同期信号を取り出すこともできるし、さらに、ポケッ
トベルや他のデータ通信装置においてもＡＭ或はＦＭ復
調信号からデジタルデータを取り出す場合にノイズ除去
の威力を発揮するなど、応用範囲が広く、産業上に大き
く貢献する。In addition, by adjusting the RC time constant to 0.5 to 3 microseconds, it is possible to remove noise from noisy synchronization signals and extract accurate horizontal synchronization signals. It has a wide range of applications, such as exhibiting the power of noise removal when extracting digital data from AM or FM demodulated signals, and greatly contributes to industry.
第１図は本発明の実施例に係る垂直同期分離回路の回路
図、第２図は本発明の垂直回期分離回路の動作を示すタ
イムチャート図、第３図は従来の垂直同期分離回路の構
成を示す回路図、第４図は従来の垂直同期分離回路の動
作を示すタイムチャート図である。
１・・・・・・抵抗、 ２・・・・・・容量、 ３．４
・・・・・・インバータ、 ５・・・・・・ＥＸ−Ｏ
ＲＪ’ −ト、 ６・・・・・・トランスミッション
ゲート。
第１図
第２図
Ｃ′FIG. 1 is a circuit diagram of a vertical synchronization separation circuit according to an embodiment of the present invention, FIG. 2 is a time chart showing the operation of the vertical synchronization separation circuit of the present invention, and FIG. 3 is a circuit diagram of a conventional vertical synchronization separation circuit. FIG. 4 is a circuit diagram showing the configuration and a time chart showing the operation of the conventional vertical synchronization separation circuit. 1...Resistance, 2...Capacity, 3.4
...Inverter, 5...EX-O
RJ'-to, 6...Transmission gate. Figure 1 Figure 2 C'
Claims (1)
路からの積分信号を増幅２値化して出力信号を送出する
増幅器とイクスクルースィブ・オア・ゲート（以降、Ｅ
Ｘ−ＯＲゲートと言う。）と前記ＥＸ−ＯＲゲートによ
りコントロールされるトランスミッション・ゲート（以
降、ＴＧと言う。）とを備え、前記ＴＧを介して前記Ｒ
Ｃ時定数回路出力を前記増幅器の出力電圧レベルに接続
すると共に、入力信号と前記増幅器出力信号とが論理一
致の時はＴＧを導通、不一致の時はＴＧを非導通状態に
するよう構成したことを特徴とする垂直同期分離回路。An RC time constant circuit that integrates an input signal, an amplifier that amplifies and binarizes the integrated signal from the RC time constant circuit, and sends out an output signal, and an exclusive or gate (hereinafter referred to as E).
It's called an X-OR gate. ) and a transmission gate (hereinafter referred to as TG) controlled by the EX-OR gate, and the R
The output of the C time constant circuit is connected to the output voltage level of the amplifier, and the TG is made conductive when the input signal and the output signal of the amplifier have a logical match, and the TG is made non-conductive when they do not match. A vertical synchronization separation circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3421687A JPS63202185A (en) | 1987-02-17 | 1987-02-17 | Vertical synchronizing separator circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP3421687A JPS63202185A (en) | 1987-02-17 | 1987-02-17 | Vertical synchronizing separator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202185A true JPS63202185A (en) | 1988-08-22 |
Family
ID=12407956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3421687A Pending JPS63202185A (en) | 1987-02-17 | 1987-02-17 | Vertical synchronizing separator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202185A (en) |
-
1987
- 1987-02-17 JP JP3421687A patent/JPS63202185A/en active Pending
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