JPS63202148A - シリアルデ−タ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ等のシリアルデータ受信
回路、具体的にはシリアルＩ１０に関する。

〔従来技術〕

マイクロコンピュータのシリアルＩ１０によるデータ通
信において、ノイズ対策の一方策として同一のコードデ
ータを連続して送信する手法が知られている。これはあ
る一つのコードデータを送信した場合に、そのコードデ
ータがノイズにより破壊されて正確に相手方に送信され
ないという事態を回避するために、同一のコードデータ
を連続して送信し、受信側にてそれまでと異なる新た般
コードデータを連続して二つ受信した場合にのみそのコ
ードデータを新たなデータとして認識して攻込み、以降
の同一のデータは無視するものである。

ところで、上述の手法は従来はソフトウェア的に行われ
ている。たとえば、第５図に示す如き、第１のＣＰｔ１
ｌから第２のＣＰｔ１２へ送信クロックにてデータを送
信する場合、第６図に示す如き受信回路を用い、第９図
のフローチャートに示す如きソフトウェア処理を行って
いる。なお、第７図はそのタイミングチャート、第８図
はそのｌデータの部分の拡大図である。

第１のＣＰＩＩＩから送信された８ビツトのデータはシ
リアルデータ入力用シフトレジスタ　（以下、単にシフ
Ｉ・レジスタと言う）３に入力されて一旦保持される。

また送信クロックはシリアルクロック制御回路４に入力
され、シフトクロックが発生される。そして、シフトレ
ジスタ３に一旦保持されたデータは出力ゲート群１０に
出力されており、この出力ゲート群１０にロード信号Ｌ
ＯＡＤが与えられるとパラレルデータとして内部バスＢ
へ出力され、第２のＣＰＵ２の内部レジスタ、メモリ等
に転送されて格納される。

第２のＣＰＵ２においては、新たに受信したデータ即ち
現在のデータをアキュームレータにロードしてシフトレ
ジスタ３に保持されているその一つ前のデータと比較し
、不一致（８ピントのいずれか１ビツトでも異なる）で
あれば新たなデータ（現在のデータ）をその格納用レジ
スタ（図示せず）にロードした上でデータ変化フラグを
セント（・ｌ）する。

一方、現在の新たなデータとその一つ前の旧データとが
一致した、即ち連続した二つのデータが同一であった場
合には、データ変化フラグのセフト／リセ、フトを判定
し、セント（−１）されていればデータ変化フラグをリ
セット（＝０）　した後、その二つ連続して同一であっ
たデータを新たなデータとして確定し、取込む、なお、
データ変化フラグの判定結果がリセット（＝０）であっ
た場合には、旧データ以前のデータから既に同一であっ
たということであり、この場合には直ちに処理を終了す
る。

なお、第７図においてデータＤの添字はデータの受信順
位を示し、（Ａ）、（Ｂ）は同一データであるか否かを
示している。即ち、第７図では、データＡからデータＢ
に変わった後、２データ後にようやくデータＢが認識さ
れている。

〔発明が解決しようとする問題点〕

このような従来のソフトウェア的処理では、ソフトウェ
アの負担、換言すればＣＰＩＩの負担が大きく、またそ
の処理にメモリを使用するため、メモリの使用効率が低
下する。また、比較対象となる連続した二つのデータを
受信し終えるまでは比較処理が出来ないため、処理時間
が比較的長くなる。

これは、ＬＳＢ　（最下位ビット）近傍のピントが不一
致である場合にも両データの全ビットの比較を行う必要
があるため、全ピントの受信終了（第７図の時間Ｔの終
わり）まで次処理の開始を待たねばならず、非効率的で
ある。更に、データ伝送の高速化に対するソフトウェア
処理の速度が対応仕切れなくなる虞がある。

本発明は以上のような事情に鑑みてなされたものであり
、従来はソフトウェア的に行っていた連続した二つのデ
ータの比較処理及びその判定をハードウェア的に行うこ
とにより、ＣＰＵの負担を軽減し、メモリ容量の有効使
用を可能とし、更にデータ通信速度のより以上の高速化
等にも対処し得るシリアルデータの受信回路の提案を目
的とする。

〔問題点を解決するための手段〕

本発明では、従来のソフトウェア的処理に代わってハー
ドウェア的に処理を行うため、受信したデータをシフト
レジスタに一旦保持し、これを次のデータと対応するビ
ットそれぞれを比較器にて比較し、この現在の比較結果
及びその一つ前の比較結果それぞれを記憶装置に記憶さ
せ、再記憶装置の記憶内容を基に判定を行う構成を採っ
ている。

本発明は、連続して受信されるコードデータを比較し、
異なるデータが受信された後、そのデータが連続して受
信された場合に新たなデータの受信として判断するため
のシリアルデータ受信回路において、受信したコードデ
ータを次のコードデータを受ｆδするまでの間保持する
シフトレジスタと、該シフトレジスタに保持されている
データと、新たに受信したデータとを両者の対応するビ
ット同士を比較することにより同一のデータであるか否
かを判定する比較手段と、該比較手段により得られた前
後する二つの比較結果をそれぞれ記憶する第１．第２の
記憶手段と、前記第１の記憶手段の内容が不一致、前記
第２の記憶手段の内容が一致の場合に、新たなコードデ
ータを受信したことを判定する手段とを備えたことを特
徴とする。

〔作用〕

本発明のシリアルデータの受信回路では、現在のデータ
とその一つ前のデータとの比較結果、及びその一つ前の
比較結果、即ち現在のデータの一つ前のデータと二つ前
のデータとの比較結果とが記憶装置に記憶され、両者が
比較されることにより、それまでと異なる同一のデータ
が連続して二つ受信された場合に新たなデータの受信が
確定される。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るシリアルデータ受信回路の構成を
示すブロック図、第２図はその動作時のタイミングチャ
ート、第３図はその１デ一タ分の拡大図であり、前述の
従来例と同様、マイクロコンピュータ等のシリアルＩ１
０として動作する。なお、第６図に示した前述の従来例
と同一の構成部分には同一の参照符号を付しである。

また、ＮＤは現在受信中のデータを、ＯＤはその一つ前
のデータを、ＸＤは更にその一つ前のデータを、ＣＭは
二つのデータの比較結果の出力をそれぞれ示している。

図中３はシリアルデータ入力用シフトレジスタ（以下、
単にシフトレジスタと言う）であり、他のＣ１０からの
送信データ、たとえば８ビツトのシリアルデータ（ａｌ
の如く入力される。入力されたシリアルデータば、一旦
このシフトレジスタ３に保持されて各ビット信号が出力
ゲート群１０の各ゲートへ出力され、各ゲートにロード
信号ＬＯＡＤが与えれることにより、内部バスＢヘパラ
レルデータとして出力される。

一方、シリアルクロック制御回路４には送信クロック山
）、開始制御信号（Ｃ）及び終了制御信号（ｂ）が与え
られており、これに対応してシフトクロック伽）が発生
される。このシフトクロックは、シフトレジスタ３の第
１段ＩＮへのデータの書込み及び最終段ＳＲｏからの読
出しを１ビット単位で行うためにシフトレジスタ３に与
えられる。なお、開始制ａ（Ｍ号及び終了制御信号はそ
れぞれ１単位のデータについての処理の開始及び終了の
タイミングを指示する。

図中５はビット比較回路であり、インバータ５１゜第１
のディレィフリップフロップ（以下、Ｄ−フリップフロ
ップという）５２．排他的論理和ゲート（以下、Ｅｘ、
　ＯＲゲートと言う）５３．ＲＳＳフリップフロツブ５
等にて構成されている。

第１の０−フリップフロップ５２のデータ入力端子ｏｔ
にはシフトレジスタ３の最終段ＳＲ，の出力が与えられ
ており、またトリガ入力端子Ｔにはシリアルクロック制
御回路４が出力するシフトクロックが＋ｉｌｌの如くイ
ンバータ５１にて反転されて与えられおり、出力端子Ｑ
１はＥＸ、　ＯＲゲート５３の一方の入力端子に接続さ
れているそしてＥｘ、　ＯＲゲート５３の他方の入力端
子には送信データが直接与えられている。

従って、シリアルクロック制御回路４からシフトクロッ
クが出力される都度、その逆位相のタイミングにてシフ
トレジスタ３の最終段Ｓｌ？ｏのビットデータ（１）が
第１のＤ−フリップフロップ５２の入力端子ＤＩに入力
される。そしてこれに基づく第１のＤ−フリップフロッ
プ５２の出力端子旧からの出力と送信データとがＥｘ、
　ＯＲゲート５３０両入力端子Ｄ１に与えられているが
、シフトレジスタ３の最終段ＳＲ８からのとントデータ
出力は送信クロック８個分遅れる、即ち８ピントデータ
であれば丁度ｌデータ分遅れているので、Ｅｘ、　ＯＲ
ゲート５３の両入力端子Ｄ１には１デ一タ分ずれた同位
のビットデータが入力される。そして、Ｅｘ、　ＯＲゲ
ート５３に入力される二つのビットデータが異なる場合
には、Ｅｘ、　ＯＲゲート５３はハイレベル出力に転じ
る。このこと１よ、現在受信しているデータとシフトレ
ジスタ３に保持されている一つ前のデータとが異なるこ
とを意味している。なお［！ｘ、　ＯＲゲート５３の出
力は（−に示されている。

Ｅｘ、　ＯＲゲート５３の出力端子はＲＳプリンプフロ
フプ５４のセット端子Ｓに接続されているが、このＲＳ
フリ７ブフロツプ５４のリセット端子Ｒには開始制御信
号が与えられており、また（櫛に示す如き出力信号の出
力端子Ｑは第２のＤ−フリップフロップ６のデータ入力
端子Ｄ２に接続されている。

従って、ＲＳフリップフロップ５４は開始制御信号がハ
イレベルに転じる都度リセットされ、その間にｆｉｘ、
　ＯＲゲート５３からハイレベル出力がセット端子Ｓに
与えられるとセットされる。換言すれば、ＲＳフリソプ
フロフプ５４は現在受信中の各１データについてのその
一つ前のデータとの比較処理が行われる間に、対応する
ビットデータの不一致が検出されるとＩ！χ、　ＯＲゲ
ート５３からハイレベル出力がセット端子Ｓに与えられ
てセットされるので、その出力はハイレベルに転じる。

このＲＳフリップフロップ５４の出力端子Ｑは、第２の
Ｄ−フリップフロップ６のデータ入力端子Ｄ２に与えら
れている。

第２のＤ−フリップフロップ６は第１の記憶手段、即ち
ビット比較回路５による現在のデータの比較結果、換言
すれば現在受信中のデータとその一つ前のデータとの比
較結果を記憶する手段として動作する。この第２のＤ−
フリップフロップ６のデータ入力端子Ｄ２には上述の如
くビット比較回路５のＲＳフリップフロップ５４の出力
端子Ｑが接続されており、トリガ一端子Ｔには終了制御
信号が与えられており、また＋ｈ）に示す出力信号の出
力端子Ｑ２は第３のＤ−フリップフロップ７のデータ入
力端子０３及びＡＮＤゲート８の負論理入力端子に与え
らえている。

従って第２のＤ−フリップフロップ６は、終了制御信号
がハイレベルに転じるとトリガーされてＲＳフリンプフ
ロップ５４の出力端子Ｑの出力を取込む。

換言すれば、第２０Ｄ−フリップフロップ６はｌデータ
についての処理が終了した時点で、ＲＳＳフリップフロ
ップ５の出力として記憶されているそのデータについて
の一つ前のデータとの比較結果を記す、αするのである
。

第３のＤ−フリップフロン″ｆ、７は第２の記憶手段、
叩ちビット比較回路５による現在のデータの一つ前のデ
ータの比較結果、換言すれば現在受信中のデータの一つ
前のデータとその更に一つ前のデータとの比較結果を記
憶する手段として動作する。

この第３のＤ−フリップフロップ７のデータ入力端子Ｄ
３には上述の如く第２の０−フリップフロップ６の出力
端子０２が接続されており、トリガ一端子Ｔには開始′
Ｍ御倍信号与えられており、また（１）に出力信号を示
す出力端子Ｑ２は前述のＡＮＤゲート８の他方の入力端
子（正論理）に接続されている。

従って第３のＤ−フリップフロップ７は、開始制御信号
がハイレベルに転じるとトリガーされて第２のＤ−フリ
ップフロップ６の出力端子Ｑ２の出力を取込む、換言す
れば、第３のＤ−フリッププロップ７はｌデータについ
ての処理が終了した時点で、第２のＤ−フリップフロッ
プ６の出力として記憶されているそのデータの一つ前の
データについての更に一つ前のデータとの比較結果を記
憶する。

ＡＮＤゲート８は負論理及び正論理それぞれ一つずつの
２人力であり、負論理入力端子には第２のＤ−フリップ
フロップ６の出力端子Ｑ２が、また正論理入力端子には
第３のＤ−フリップフロップ７の出力端子０３ＧＡそれ
ぞれ接続されている。

従って、第２のＤ−フリップフロップ６の出力がローレ
ベル、第３の０−フリップフロップ７の出力がハイレベ
ルである場合にのみ、ＡＮＤゲート８の出力０１はハイ
レベルになる。換言すれば、現在のデータの比較結果（
一つ前のデータとの）が同一であり、且つ一つ前のデー
タの比較結果（更にその一つ前のデータとの比較結果、
つまり現在のデータの二つ前のデータとの比較結果）が
不一致であった場合にのみＡＮＤゲート８の出力がハイ
レベルとなる。

このことは、第４図に２種類のデータをそれぞれをＯ及
び×にて、また二つの連続するデータの比較結果が一致
した場合を°ｇｌ、不一致の場合を°１゜にて示す如く
、矢符■にて示す現在の比較結果が０゛（一致）であり
、その一つ前の比較結果が°１゜（不一致）である場合
には、異なるデータが受信された後、その同一のデータ
が連続して受信されたことを示している。

また、両り−フリップフロップ６．７の出力が共に０°
の場合は、第４図に矢符■にて示す現在の比較結果及び
一つ前の比較結果が共に一致であり、この場合には既に
認識され確定された同一のデータをその後も引き続き連
続して受信していることを示している。

また、両り−フリップフロンプロ、７の出力が共に１°
　の場合は、第４図に矢符■にて示す現在の比較結果及
び一つ前の比較結果が共に不一致であり、この場合には
連続して受信されるデータそれぞれが一つ前のデータと
は異なることを示している。

また、第２のＤ−フリップフロ７プ６が°１′、第３の
Ｄ−フリップフロップ７が°Ｏ゛の場合は、第４図に矢
符■にて示す現在の比較結果が不一致、一つ前の比較結
果が一致であり、この場合にはそれまで連続して受信さ
れていた同一のデータが他のデータに変わったことを示
している。

以上のように構成された本発明回路の動作について、第
２図及び第３図のタイミングチャートを参照して以下に
説明する。

いま、＋ａ＋に示す如く、送信データが受信されると、
（ｈｌに示す如（、シリアルクロック制御回路４から出
力されるシフトクロックに従ってそれぞれのビットデー
タがシフトレジスタ３の第１段ＩＮに入力される。この
シフトレジスタ３の第１段ＩＮに入力されたピントデー
タは順次与えられるシフトクロックに従って、（１）に
示す如く、最終段ｓＲａ側へ順次シフトされてゆく。

従って、シフトレジスタ３の第１段ＩＮに現在のデータ
ＮＯの第１ビツトＮＤＯが入力された時点ではその最終
段ＳＲｏには一つ前のデータ００の第１ビツトＯＤＯが
保持されており、これが第１のＤ−フリップフロップ５
２のデータ入力端子Ｄ１に与えられている。このビット
データ０００はｆｅ）に示す如く、インバータ５１にて
反転されたシフトクロツタの逆位相にて、換言すれば現
在のビットデータＩＪＤＯに比して約半りロック早めら
れて第１のＤ−フリップフロップ５２の出力となる。

一方、この時点でシフトレジスタ３の第１段ＩＮに与え
られているビットデータＮＤＯはＥｘ、ＯＲゲート５３
の他方の入力端子にも与えられている。このため、Ｅｘ
、　ＯＲゲート５３には両者、即ち現在のデータの第１
のビットデータＮＤＯ（ＮＤ　ｌ　、　ＮＤ２・・・［
１７）と一つ前のデータの第１ビツトデータ０００　（
００１、００２・・・００７）が与えられるので、両者
の比較結果が（ｍｌに示す如（、Ｅｘ、　ＯＲゲート５
３から出力される。

そして、次のシフトクロックの立上がり、即ち更に約半
りロック遅れた時点でＲＳフリップフロップ５４がトリ
ガーされるので、（幻に示す如＜、Ｅｘ。

ＯＲゲート５３の出力がＲＳフリンプフロンブ５４の出
力となる。即ち、両者の各ビットデータＮＤＯとＱＤＯ
。

ＮＤＩ　と００１．・・・ＮＤ７と００７とが不一致で
ある場合にはＥｘ、　ＯＲゲート５３の出力は次にシフ
トクロックがハイレベルに転じて次のビットデータの比
較を行うまでの間はハイレベルに維持されるので、ＲＳ
フリップフロップ５４はセットされてその出力もハイレ
ベルに転じる。換言すれば、両データＮＤとＯＤとの各
ビットデータＮＤＯ，ＭＤＩ・・・ＮＤ７　と０００．
００１・・・００７との間で一つでも不一致のビットデ
ータがある場合にはそれによるＥｘ、　ＯＲゲート５３
のハイレベル出力にてセットされるので、ＲＳフリップ
フロップ５４の出力はハイレベルになる。

従って、１データについての各ビットデータの比較が終
了した時点で、両データの対応する各ビットデータが完
全に一致していた場合にはＲＳフリソブフロンプ５４の
出力はローレベルに維持されているが、一つでも不一致
のビットデータがあった場合にはＲＳフリップフロンブ
５４の出力はハイレベルに転じている。

このようにして１データの受信が終了した後、（ｄｌに
示す如く、終了制御信号がハイレベルに転じるとＲＳフ
リップフロップ５４の出力が、（幻に示す如く、第２の
０−フリップフロップ６の出力として取込まれる。換言
すれば、現在の比較結果、即ち現在のデータとその一つ
前のデータとの比較結果がＲＳフリップフロンブ５４に
記憶されるのである。

更に、（Ｃ１に示す如く、次に開始制御信号がハイレベ
ルに転じると第２のＤ−フリップフロンプロの出力が、
（１）に示す如く、第３のＤ−フリップフロップ７の出
力として取込まれる。換言すれば、次のデータについて
の処理が終了した時点で、それまで第２のＤ−フリ７ブ
フロフプ６の出力として記憶されていた現在の比較結果
が第３のローフリップフロップ７の出力として記憶され
ることにより、一つ前の比較結果として第３のローフリ
ップフロップ７に記憶されることになる。そして、第２
のＤ−フリップフロップ６の出力としては、新たな比較
結果、即ちその時点での現在の比較結果が記憶される。

そして、この時点で、（ｈｌ及び（０に示す如器第２の
Ｄ−フリップフロップ６と第３００−フリップフロップ
７との出力がＡＮＤゲート８０両人に力与えられるので
、Ｕ）に示す如く、へＮＯゲート８から判定結果、即ち
前述の如く、第２のＤ−フリップフロップ６の出力が°
ｌ°であり且つ第２のロー７リツプフロンプ６の出力が
°Ｏ°であれば、新たなデータの受信として判定され、
ＡＮＤゲート８の出力はハイレベルに転じる。

なお、へＮＯゲート８の出力は、それがハイレベルに転
じた場合に割込トリガーとして動作するように、また出
力ゲート群１０に与えられているロード信号として接続
しておけば、新たなデータの受信が確認された時点（へ
ＮＯゲート８の出力がハイレベルに転じた時点）で、Ｃ
ＰＵに割込みを掛けて、内部レジスタまたは内部メモリ
の所定のアドレスをアクセスさせることにより、シフト
レジスタ３の内容が内部バスＢを介して内部レジスタま
たはメモリヘロードされる。

また、上述の回路構成では示されていないが、１？Ｓフ
リフブフロンプ５４の出力を別途検出することにより、
１データの全ピントの比較が終了する以前に不一致を検
出することが可能になるので、その時点で他の処理を開
始するような構成を採ることが可能になる。

〔効果〕

以上のように本発明によれば、データの比較のためのソ
フトウェア処理は不要になるので、ＣＰＵの負担が軽減
され、またこれに伴ってメモリの使用効率も向上する。

更に、１データの総てのビットを比較せずともデータの
不一致が判定可能になるので、次の処理を早期に実行す
ることが可能になる。そして、データ送信がより高速化
した場合にも、ソフトウェアの処理速度に拘束ることな
く高速化が可能である。

【図面の簡単な説明】

第１図は本発明回路の構成を伊勢ブロック図、第２．３
図はその動作時のタイミングチャート、第４図は判定方
法の説明図、第５図は本発明回路が装備される一般的な
データ通信の説明図、第６図はそのシリアルデータ受信
回路の構成を示すブロック図、第７．８図はその動作時
のタイミングチャート、第９図は従来回路による処理手
順を示すフローチャートである。 ３・・・シフトレジスタ　　４・・・シリアルクロック
制御回路　　５・・・ビット比較回路　　６．７．５２
・・・第０−フリップフロップ　　８・・・ＡＮＤゲー
ト特　許　出廓人　　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 ｖ、　　４　　図　　　　　　　　　　　　　　　　　
　　　　　　シフＦレジ′スク纂　Ｓ　図 間Ｍ％ｌｌ概藷９ ％８図 ！Ａ９１１２１

Claims (1)

1. 【特許請求の範囲】 １、連続して受信されるコードデータを比較し、異なる
   データが受信された後、そのデータが連続して受信され
   た場合に新たなデータの受信として判断するためのシリ
   アルデータ受信回路において、 受信したコードデータを次のコードデータ を受信するまでの間保持するシフトレジスタと、 該シフトレジスタに保持されているデータ と、新たに受信したデータとを両者の対応するビット同
   士を比較することにより同一のデータであるか否かを判
   定する比較手段と、 該比較手段により得られた前後する二つの 比較結果をそれぞれ記憶する第１、第２の記憶手段と、 前記第１の記憶手段の内容が不一致、前記 第２の記憶手段の内容が一致の場合に、新たなコードデ
   ータを受信したことを認識する手段と を備えたことを特徴とするシリアルデータ 受信回路。