JPS63201856A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS63201856A JPS63201856A JP62033214A JP3321487A JPS63201856A JP S63201856 A JPS63201856 A JP S63201856A JP 62033214 A JP62033214 A JP 62033214A JP 3321487 A JP3321487 A JP 3321487A JP S63201856 A JPS63201856 A JP S63201856A
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- JP
- Japan
- Prior art keywords
- memory
- memory card
- signal
- group
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ容量の異なるメモリカードを混在実装す
る記憶装置に係り、特に混在実装の誤まりを検出するの
に好適な記憶装置に関する。
る記憶装置に係り、特に混在実装の誤まりを検出するの
に好適な記憶装置に関する。
従来の記憶装置は、日経エレクトロニクス４５８２ （
１９８５，１１，１８）のページ２２７〜２８８に記載
の主記憶装置のように、一種類のメモリ素子で一種類の
メモリカードを構成し、そのメモリカードを複数枚使用
するのが一般的である。
１９８５，１１，１８）のページ２２７〜２８８に記載
の主記憶装置のように、一種類のメモリ素子で一種類の
メモリカードを構成し、そのメモリカードを複数枚使用
するのが一般的である。
しかし、半導体の進歩が著しいため、電子計算機のライ
フタイム内でさらに大容量のメモリ素子が開発され、そ
れらを採用したメモリカードに生産を切替えてメモリ増
設を行う必要があるため、予めメモリ容量の異なるメモ
リカードを混在実装して制御できる機能を組込んでいる
ものもある。
フタイム内でさらに大容量のメモリ素子が開発され、そ
れらを採用したメモリカードに生産を切替えてメモリ増
設を行う必要があるため、予めメモリ容量の異なるメモ
リカードを混在実装して制御できる機能を組込んでいる
ものもある。
この場合、メモリカード実装位置を複数枚単位のグルー
プに分割してグループ単位毎に混在実装し、混在制御数
を減らして制御を簡素化すること、また各グループの少
なくとも１枚のメモリカードからメモリカード制御部に
対してメモリ容量識別信号を供給し、各グループに実装
されているメモリカードを自動認識させることは一般的
である。
プに分割してグループ単位毎に混在実装し、混在制御数
を減らして制御を簡素化すること、また各グループの少
なくとも１枚のメモリカードからメモリカード制御部に
対してメモリ容量識別信号を供給し、各グループに実装
されているメモリカードを自動認識させることは一般的
である。
上記従来技術では混在実装時の実装誤まシについて十分
な配慮がされておらず、 １、 メモリ容量ｍのメモリカードグループにメモリ容
量ｍｘｎ（ｎ＞１）のメモリカードが混入し、さらにメ
モリ容量識別信号が混入の影響を受けずにメモリ容量ｍ
と認識されるケース、２、 メモリ容量ｍＸｎのメモリ
カードグループにメモリ容量ｍのメモリカードが混入し
、さらにメモリ容量識別信号が混入の影響でメモリ容量
ｍに変わって認識されるケース ではメモリ容量ｍのグループとして正常動作してしまい
、実装誤まりが検出できない問題があった。
な配慮がされておらず、 １、 メモリ容量ｍのメモリカードグループにメモリ容
量ｍｘｎ（ｎ＞１）のメモリカードが混入し、さらにメ
モリ容量識別信号が混入の影響を受けずにメモリ容量ｍ
と認識されるケース、２、 メモリ容量ｍＸｎのメモリ
カードグループにメモリ容量ｍのメモリカードが混入し
、さらにメモリ容量識別信号が混入の影響でメモリ容量
ｍに変わって認識されるケース ではメモリ容量ｍのグループとして正常動作してしまい
、実装誤まりが検出できない問題があった。
本発明の目的は上記のケースも含め、混在実装時の実装
誤まりを簡単外機能ですべて検出できる記憶装置を提供
することにある。
誤まりを簡単外機能ですべて検出できる記憶装置を提供
することにある。
上記目的はメモリ容量識別信号を前記グループ単位にす
べてのメモリカード実装位置で結線し、かつ結線論理で
優勢となる極性を上位メモリ容量のメモリカードのメモ
リ容量識別信号極性とすることにより達成される。
べてのメモリカード実装位置で結線し、かつ結線論理で
優勢となる極性を上位メモリ容量のメモリカードのメモ
リ容量識別信号極性とすることにより達成される。
前記グループ内のすべてのメモリカード実装位置におい
て、゛メモリ容量の誤なるメモリカードが混入された場
合、各メモリカードが出力するメモリ容量識別信号の結
線論理により優勢極性の上位メモリ容量の識別信号が確
定する。
て、゛メモリ容量の誤なるメモリカードが混入された場
合、各メモリカードが出力するメモリ容量識別信号の結
線論理により優勢極性の上位メモリ容量の識別信号が確
定する。
従って、メモリカード選択制御部は当該グループを上位
メモリ容量のメモリカードのグループと認識してアクセ
スするため、メモリアクセステストで下位メモリ容量の
メそリカードでメモリ容量不足による障害が発生し、誤
実装を検出することができる。
メモリ容量のメモリカードのグループと認識してアクセ
スするため、メモリアクセステストで下位メモリ容量の
メそリカードでメモリ容量不足による障害が発生し、誤
実装を検出することができる。
以下、本発明の一実施例を第１図、第２図、および第３
図により説明する。
図により説明する。
第１図は（ａ）記憶装置１と、記憶装置１に実装する（
ｂ）メモリ容量Ｍ（ＭＢ）のＩ Ｑｉ１メモリカード２
・および（ｃ）Ｍｘ ４ （ＭＢ ）の４Ｍｂメモリカ
ード３を示す。
ｂ）メモリ容量Ｍ（ＭＢ）のＩ Ｑｉ１メモリカード２
・および（ｃ）Ｍｘ ４ （ＭＢ ）の４Ｍｂメモリカ
ード３を示す。
メモリカード実装位置４゜〜、と４４ケは各々グループ
を構成しく以下４゜、をＡグループ、４４〜ｆをＢグル
ープとする。）、グループ内での混在がない限り、グル
ープ単位でＩＭｂメモリカード２または４ Ｍ ｂメモ
リカード３が実装可能である。メモリカード選択制御部
５に供給するメモリ容量識別ｉ号（以下、ＩＤ、−、信
号）はＴＴＬレベルであり□、ハイクランプ抵抗６・〜
、を介して＋５ｖ電源に接続している。また、ＩＤＯ信
号はＡグループ、またＩＤ１信号はＢグループの全実装
位置の所定のコネクタビンに接続している。さらに、そ
のコネクタピンに対応するメモリカードのピンはＩＭｂ
メモリカード２ではオープン（＆）、４Ｍｂカードでは
Ｏｖに接続されている。ＩＭｂメモリカード２および４
Ｍｂメモリカード３は、メモリカード選択制御部５から
供給されるメモリカード選択信号（以下、Ｓ、〜、倍信
号により、起動タイミング制御部（図示せず）から供給
される起動タイミング信号（以下、Ｔ信号）をアンドゲ
ート７でゲートし、メモリ素子８に供給している。５０
−９信号は選ばれた１本のみが論理値１１１となり、そ
の信号か供給されているメモリカードのメモリ素子だけ
に菅信号が供給され、動作する。
を構成しく以下４゜、をＡグループ、４４〜ｆをＢグル
ープとする。）、グループ内での混在がない限り、グル
ープ単位でＩＭｂメモリカード２または４ Ｍ ｂメモ
リカード３が実装可能である。メモリカード選択制御部
５に供給するメモリ容量識別ｉ号（以下、ＩＤ、−、信
号）はＴＴＬレベルであり□、ハイクランプ抵抗６・〜
、を介して＋５ｖ電源に接続している。また、ＩＤＯ信
号はＡグループ、またＩＤ１信号はＢグループの全実装
位置の所定のコネクタビンに接続している。さらに、そ
のコネクタピンに対応するメモリカードのピンはＩＭｂ
メモリカード２ではオープン（＆）、４Ｍｂカードでは
Ｏｖに接続されている。ＩＭｂメモリカード２および４
Ｍｂメモリカード３は、メモリカード選択制御部５から
供給されるメモリカード選択信号（以下、Ｓ、〜、倍信
号により、起動タイミング制御部（図示せず）から供給
される起動タイミング信号（以下、Ｔ信号）をアンドゲ
ート７でゲートし、メモリ素子８に供給している。５０
−９信号は選ばれた１本のみが論理値１１１となり、そ
の信号か供給されているメモリカードのメモリ素子だけ
に菅信号が供給され、動作する。
□第２図はメモリカード選択信号部５の詳細ブロック図
、第３図はその制御動作を示すアドレス変′換表である
。メモリアドレス信号Ａ０〜□（・以下’ Ａ ｅ、ａ
信号）中のＡ、〜４信号とＩＤ、−、信号により５ｏ−
ｖ信号を生成する。アドレス選択部９は一〇メモリカー
ド２′＆選択する場合はＡ、〜６信号、４Ｍｂ゛メモリ
カード３を選択する場合はＡ０〜．信号を選択アドレス
信号（１３＋−を信号）に出力する。
、第３図はその制御動作を示すアドレス変′換表である
。メモリアドレス信号Ａ０〜□（・以下’ Ａ ｅ、ａ
信号）中のＡ、〜４信号とＩＤ、−、信号により５ｏ−
ｖ信号を生成する。アドレス選択部９は一〇メモリカー
ド２′＆選択する場合はＡ、〜６信号、４Ｍｂ゛メモリ
カード３を選択する場合はＡ０〜．信号を選択アドレス
信号（１３＋−を信号）に出力する。
アドレス加算部１０は、Ｂ。−１信号を物理的なＳｏ
−ｙ信号に対応させるために、第３図の混在組合せ／Ｉ
６２の４Ｍｂメモリカード３選択時に＋３加算（たをえ
ばＢｅ−ｍ＝’ｏ０１”の時Ｃｏ −＊ ＝ ’ １０
０ ’とする。）、７ｇ６３のＩＭｂメモリカード２選
択時に＋４加算し、物理アドレス信号（以下、Ｃ０−５
信号）に出力する。
−ｙ信号に対応させるために、第３図の混在組合せ／Ｉ
６２の４Ｍｂメモリカード３選択時に＋３加算（たをえ
ばＢｅ−ｍ＝’ｏ０１”の時Ｃｏ −＊ ＝ ’ １０
０ ’とする。）、７ｇ６３のＩＭｂメモリカード２選
択時に＋４加算し、物理アドレス信号（以下、Ｃ０−５
信号）に出力する。
アドレスデコード部１１はＣ０−３信号をデコードし、
Ｓ ＠−’Ｆ信号を生成する。アドレス選択部９とアド
レス加算部１０の制御条件は第３図のＳＥＬ／ＡＤＤ条
件の如く、ＩＤ、、信号とＡｏ−１信号により定まる。
Ｓ ＠−’Ｆ信号を生成する。アドレス選択部９とアド
レス加算部１０の制御条件は第３図のＳＥＬ／ＡＤＤ条
件の如く、ＩＤ、、信号とＡｏ−１信号により定まる。
今、正常な実装例として、グループＡにＩＭｂメモリカ
ード２が４枚、グループＢに４Ｍｂメモリカード６が４
枚実装されたとする（第３図の混在実装Ａ２）。ＩＤＯ
信号はＡグループの１Ｍｂメモ［７−１’２のＩＤ信号
がすべてオーブン（＆）であるため高レベル（論理値°
１°）となる。
ード２が４枚、グループＢに４Ｍｂメモリカード６が４
枚実装されたとする（第３図の混在実装Ａ２）。ＩＤＯ
信号はＡグループの１Ｍｂメモ［７−１’２のＩＤ信号
がすべてオーブン（＆）であるため高レベル（論理値°
１°）となる。
また、Ｉｎ２信号はＢグループの４Ｍｂメモリカード３
のＩＤ信号がすべて０■にショートしているため低レベ
ル（論理値“０°）となる。従って・第３図の混在組合
せ／１６２に従って、Ａグループは・１Ｍｂメモリカー
ド２、またＢグループは４Ｍｂメモリカード３として正
常にアクセスされる。
のＩＤ信号がすべて０■にショートしているため低レベ
ル（論理値“０°）となる。従って・第３図の混在組合
せ／１６２に従って、Ａグループは・１Ｍｂメモリカー
ド２、またＢグループは４Ｍｂメモリカード３として正
常にアクセスされる。
実装誤まりの例として、前記の状態に対して、Ａグルー
プの４゜とＢグループの４４に実装するメモリカードが
入替わったとする。
プの４゜とＢグループの４４に実装するメモリカードが
入替わったとする。
ＩＤＯ信号ばＡグループの４゜に４Ｍｂメモリカード３
が実装されたことによりＯＶにショートして低レベル（
論理値＋０１）に変わる。また、Ｉｎ２信号はＢグルー
プの４４にＩＭｂメモリカード２が実装されてもＢグル
ープの４．〜．に実装している４Ｍｂメモリカードによ
りＯＶにショートして低レベル（論理値“０°）のまま
である。従ってメモリカード選択制御部５は、第６図の
混在組合せ７ｇ６４の状態と認識する。この状態でメモ
リカードをアクセスすると、Ａグループの４．〜３（Ｓ
、〜、倍信号選択）と、Ｂグループの４４（８４信号で
選択）にはＩＭｂメモリカード２が実装され、Ａ、〜、
倍信号対応するメモリ素子アドレスが存在しないため、
アドレス不足が発生する。従ってアドレス誤まりその他
の実装誤まりについても、Ａグループ、またはＢグルー
プに少なくとも１枚の４Ｍｂメモリカード３が実装され
、他に１Ｍｂメモリカード２が実装されていれば、メモ
リカード選択制御部５はそのグループを４Ｍｂメモリカ
ード３のグループと認識し、同様にＩＭｂメモリ゛カー
ド２のアクセステストで障害が発生し、実装誤まりを検
出できる。
が実装されたことによりＯＶにショートして低レベル（
論理値＋０１）に変わる。また、Ｉｎ２信号はＢグルー
プの４４にＩＭｂメモリカード２が実装されてもＢグル
ープの４．〜．に実装している４Ｍｂメモリカードによ
りＯＶにショートして低レベル（論理値“０°）のまま
である。従ってメモリカード選択制御部５は、第６図の
混在組合せ７ｇ６４の状態と認識する。この状態でメモ
リカードをアクセスすると、Ａグループの４．〜３（Ｓ
、〜、倍信号選択）と、Ｂグループの４４（８４信号で
選択）にはＩＭｂメモリカード２が実装され、Ａ、〜、
倍信号対応するメモリ素子アドレスが存在しないため、
アドレス不足が発生する。従ってアドレス誤まりその他
の実装誤まりについても、Ａグループ、またはＢグルー
プに少なくとも１枚の４Ｍｂメモリカード３が実装され
、他に１Ｍｂメモリカード２が実装されていれば、メモ
リカード選択制御部５はそのグループを４Ｍｂメモリカ
ード３のグループと認識し、同様にＩＭｂメモリ゛カー
ド２のアクセステストで障害が発生し、実装誤まりを検
出できる。
本実施例によれば、混在実装の分割グループであるメモ
リカード実装位置のＡグループまたはＢグループに異な
るメモリ容量のメモリカードが混入されたケースをすべ
て検出できる効果がある。
リカード実装位置のＡグループまたはＢグループに異な
るメモリ容量のメモリカードが混入されたケースをすべ
て検出できる効果がある。
本発明によれば、複雑な制御回路を設けることなく、メ
モリ容量識別機能を改善することにより、メモリ容量の
異なるメモリカードを混在実装する記憶装置での混在実
装誤まりを検出できる効果がある。
モリ容量識別機能を改善することにより、メモリ容量の
異なるメモリカードを混在実装する記憶装置での混在実
装誤まりを検出できる効果がある。
第１図は本発明の一実施例である記憶装置とメモリカー
ドのブロック図、第２図は第１図のメモリカード選択制
御部の詳細ブロック図、第６図は第２図の制御動作を示
すアドレス変換の表示図である。 １・・記憶装置。 ２・・・ＩＭｂメモリカード。 ３・・４Ｍｂメモリカード。 ４゜〜、・・・メモリカード実装位置。 ５・・・メモリカード選択制御部。 ６゜〜、・・・ハイクランプ抵抗。 ７・・・アンドゲート。 ８・・・メモリ素子。 ９・・・アドレス選択部。 １０・・・アドレス加算部。 １１・・・アドレスデコード部。
ドのブロック図、第２図は第１図のメモリカード選択制
御部の詳細ブロック図、第６図は第２図の制御動作を示
すアドレス変換の表示図である。 １・・記憶装置。 ２・・・ＩＭｂメモリカード。 ３・・４Ｍｂメモリカード。 ４゜〜、・・・メモリカード実装位置。 ５・・・メモリカード選択制御部。 ６゜〜、・・・ハイクランプ抵抗。 ７・・・アンドゲート。 ８・・・メモリ素子。 ９・・・アドレス選択部。 １０・・・アドレス加算部。 １１・・・アドレスデコード部。
Claims (1)
- １、メモリカード実装位置を複数枚単位のグループに分
割し、メモリ容量の異なるメモリカードを前記グループ
単位毎に任意に実装できる記憶装置において、メモリカ
ードからメモリ容量識別信号を出力し、前記グループ単
位にすべてのメモリカード実装位置で前記識別信号を結
線し、メモリカード選択制御部に供給する機構とし、メ
モリ容量の異なるメモリカードを前記グループ内に混在
実装した場合に、結線論理により、メモリ容量の最も大
きいメモリカードの前記識別信号となるように各メモリ
カードの前記識別信号の極性を定めたことを特徴とする
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033214A JPS63201856A (ja) | 1987-02-18 | 1987-02-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033214A JPS63201856A (ja) | 1987-02-18 | 1987-02-18 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201856A true JPS63201856A (ja) | 1988-08-19 |
Family
ID=12380195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033214A Pending JPS63201856A (ja) | 1987-02-18 | 1987-02-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10017122B2 (en) | 2016-10-11 | 2018-07-10 | Calsonic Kansei North America, Inc. | Vehicle storage compartment with reinforced mounting structure |
-
1987
- 1987-02-18 JP JP62033214A patent/JPS63201856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10017122B2 (en) | 2016-10-11 | 2018-07-10 | Calsonic Kansei North America, Inc. | Vehicle storage compartment with reinforced mounting structure |
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