JPS63200611A - Digital signal identification circuit - Google Patents

Abstract

PURPOSE:To stably reproduce a data by detecting the lead/lag a timing pulse to a digital signal and using a phase shifter so as to correct the result thereby identifying the result at the center of the data pulse at all times. CONSTITUTION:A data of a data input terminal 1 is inputted to a terminal A or B and an output pulse from a phase shifter 3 is inputted to a CLR terminal. In this case, a timing pulse is inputted through an inverter 9 to monostable multivibrators 7, 8. The signal is inputted to OR gates 10, 11 from the monostable multivibrators 5 and 6, and 7 and 8 respectively and subjected to OR processing and the outputs of the gates 10, 11 are given to an inverting integration device 14 through an inverting buffer amplifier 12 and a noninverting buffer amplifier 13 and the output is used as a control voltage of said phase shifter 3. Thus, the control voltage of the phase shifter is set so that the data is identified at the center of data pulse.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル信号の識別回路に関し、特にデータ
信号をタイミングパルスで識別する際に両波の位相関係
を常に最適に設定するディジタル信号識別回路に関する
。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a digital signal identification circuit, and in particular to a digital signal identification circuit that always sets the phase relationship between both waves to be optimal when identifying a data signal using a timing pulse. Regarding.

〔従来の技術〕[Conventional technology]

ディジタル信号の識別回路は、原パルスと同期をとるた
めのパルスを作るタイミング抽出部と、データ信号（デ
ータパルス）の有無を識別して新しい再生されたパルス
を発生させる再生部とから構成され、タイミング抽出部
で得られたタイミングパルスにしたがってデータパルス
が識別され、データ再生が行われる。The digital signal identification circuit consists of a timing extraction section that generates a pulse for synchronization with the original pulse, and a regeneration section that identifies the presence or absence of a data signal (data pulse) and generates a new regenerated pulse. Data pulses are identified according to the timing pulses obtained by the timing extractor, and data reproduction is performed.

従来、この種の識別回路では、タイミングパルスはデー
タパルスによって抽出されるものの、両者の位相関係は
タイミング抽出部の遅延特性によって決まっていた。Conventionally, in this type of identification circuit, the timing pulse is extracted by the data pulse, but the phase relationship between the two is determined by the delay characteristics of the timing extraction section.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来の識別回路は、データパルスの識別タイミ
ングはタイミング抽出部の出力パルスの位相によって決
まるので、これが温度や経年により変動して識別タイミ
ングがデータパルスから外れると、正しいデータ再生が
行われなくなる。また、識別タイミングがデータパルス
内にあっても、識別点とデータパルスの中心とのずれが
大きくなるにしたがってデータにジッター等が含まれて
いる場合には識別タイミングがデータパルス外となり、
誤ったデータ再生を行う可能性も大きくなる。In the conventional identification circuit described above, the identification timing of the data pulse is determined by the phase of the output pulse of the timing extractor, so if this changes due to temperature or aging and the identification timing deviates from the data pulse, correct data reproduction will not be performed. . Furthermore, even if the identification timing is within the data pulse, as the deviation between the identification point and the center of the data pulse increases, if the data contains jitter, the identification timing will fall outside the data pulse.
The possibility of erroneous data reproduction also increases.

このため、タイミングパルスの位相変動を抑えるために
、タイミング抽出部に位相変動の少ない部品や回路が必
要とされ、回路の高コスト化や複雑化を招いている。Therefore, in order to suppress phase fluctuations of the timing pulse, components and circuits with small phase fluctuations are required in the timing extraction section, leading to increased cost and complexity of the circuit.

本発明はタイミング抽出部の位相変動を補償して常にデ
ータパルスの中心で識別し、安定したデータ再生を行う
ディジタル信号識別回路を提供することを目的としてい
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital signal identification circuit that compensates for phase fluctuations in a timing extractor, always identifies data pulses at the center, and performs stable data reproduction.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のディジタル信号識別回路は、タイミングパルス
の経路に設けた電圧制御型移相器と、データ信号が“Ｈ
”から“Ｌ”またはＬ”から“Ｈ″に変化するときに記
移相器から出力されるタイミングパルスが”Ｈ″である
か”Ｌ”であるかによって異なる極性のパルスを出力す
る検出器と、この検出器の出力パルスを積分して移相器
の位相制御用の電圧を出力する積分器とを備え、ディジ
タル信号に対するタイミングパルスの進み。The digital signal identification circuit of the present invention includes a voltage-controlled phase shifter provided in the timing pulse path and a data signal that is “H”.
A detector that outputs pulses of different polarities depending on whether the timing pulse output from the phase shifter is "H" or "L" when changing from "L" to "H". and an integrator that integrates the output pulse of the detector and outputs a voltage for controlling the phase of the phase shifter, and advances the timing pulse with respect to the digital signal.

遅れを検出してこれを移相器により補正する構成として
いる。The configuration is such that a delay is detected and corrected by a phase shifter.

〔実施例〕〔Example〕

次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例の回路図である。図において
、１はディジタル信号のデータ入力端子、２はディジタ
ル信号データより抽出したタイミングパルスの入力端子
であり、このタイミングパルス入力端子２には電圧制御
型の移相器３を接続している。この移相器３は、後述す
る反転積分器１４の出力電圧に応じてタイミングパルス
の位相を制御できる。４はＤフリップフロップであり、
移相器３の出力タイミングパルスにより前記データ入力
端子１のデータを識別し、データ再生を行ってデータ出
力端子１５に出力している。FIG. 1 is a circuit diagram of an embodiment of the present invention. In the figure, 1 is a data input terminal of a digital signal, 2 is an input terminal of a timing pulse extracted from the digital signal data, and a voltage-controlled phase shifter 3 is connected to this timing pulse input terminal 2. This phase shifter 3 can control the phase of the timing pulse according to the output voltage of an inverting integrator 14, which will be described later. 4 is a D flip-flop,
The data at the data input terminal 1 is identified by the output timing pulse of the phase shifter 3, and the data is reproduced and output to the data output terminal 15.

また、５〜８は夫々単安定マルチバイブレークであり、
前記データ入力端子１のデータをＡ又はＢ端子に入力さ
せ、また移相器３からの出力パルスをＣＬＲ端子に入力
させている。この場合、単安定マルチバイブレータ７．
８に対してはインバータ９を通してタイミングパルスを
入力させている。各単安定マルチバイブレーク５と６及
び７と８は夫々オアゲー１−１０．１１に入力させて論
理和をとり、これらゲー１−１０．１１の各出力は逆相
のバッファアンプ１２．正相のバッファアンプ１３を通
した上で反転積分器１４に通し、この出力を前記移相器
３の制御電圧としている。In addition, 5 to 8 are monostable multibibreaks, respectively,
The data at the data input terminal 1 is input to the A or B terminal, and the output pulse from the phase shifter 3 is input to the CLR terminal. In this case, monostable multivibrator 7.
8, a timing pulse is inputted through an inverter 9. Each monostable multi-bi break 5 and 6 and 7 and 8 is inputted to an OR game 1-10.11 to perform a logical sum, and each output of these games 1-10.11 is outputted from a buffer amplifier 12. The signal is passed through a positive-phase buffer amplifier 13 and then an inverting integrator 14, and its output is used as the control voltage for the phase shifter 3.

次に、以上の構成のディジタル信号識別回路の動作を、
第２図を参照して説明する。Next, the operation of the digital signal identification circuit with the above configuration is as follows.
This will be explained with reference to FIG.

第２図において、ａはデータ入力波形、ｂは移相器３の
出力タイミングパルスを示している。このとき、タイミ
ングパルスｂの立上り（識別点）はデータａの中心にあ
り、Ｄフリップフロップ４による識別は最良の状態にあ
る。In FIG. 2, a shows the data input waveform, and b shows the output timing pulse of the phase shifter 3. At this time, the rising edge (discrimination point) of the timing pulse b is at the center of the data a, and the discrimination by the D flip-flop 4 is in the best condition.

次に、タイミング抽出部の位相が変動して入力データＣ
に対してタイミングパルスｂが若干進んだ状態で入力さ
れた場合を考える。単安定マルチバイブレーク５．６に
はｂの波形が、単安定マルチパイプレーク７．８にはそ
の反転波形が各々のＣＬＲ端子に入力されている。した
がって、タイミングパルスｂが“Ｈ”のときには単安定
マルチバイブレーク５，６が、また“Ｌ”のときには単
安定マルチバイブレーク７．８が夫々データ波形の立上
り及び立下りを検出してパルスを発する。Next, the phase of the timing extraction section changes and the input data C
Let us consider a case where timing pulse b is inputted with a slight advance from the timing pulse b. The waveform b is input to the monostable multi-bi break 5.6, and its inverted waveform is input to the monostable multi-vib break 7.8 to each CLR terminal. Therefore, when the timing pulse b is "H", the monostable multi-bi breaks 5 and 6, and when it is "L", the monostable multi-bi breaks 7 and 8 detect the rising and falling edges of the data waveform and emit pulses.

データとタイミングパルスの位相関係が波形Ｃと波形す
のような場合には、単安定マルチバイブレータ７の出力
Ｑには波形ｄが、単安定マルチパイプレーク８の出力Ｑ
には波形ｅが夫々出力され、オアゲート１１により波形
ｆが正相バッファアンプに１３人力される。一方、単安
定マルチバイブレーク５．６からは、ＣＬＲによりパル
スは出力されない。When the phase relationship between data and timing pulses is as shown in waveform C and waveform 2, the output Q of monostable multivibrator 7 has waveform d, and the output Q of monostable multipipe rake 8
The waveform e is outputted to each of the circuits, and the OR gate 11 outputs the waveform f to the positive phase buffer amplifier. On the other hand, no pulse is output from the monostable multi-bibreak 5.6 due to the CLR.

以上より、反転積分器１４には正パルスが入力され、出
力は反転、積分して負電圧側にシフトされる。この出力
電圧は移相器３の制御電圧であり、移相器３はここでは
制御電圧が低くなるにしたがってタイミングパルスの位
相を遅らせる構成とされているため、波形ｃ、ｂにおけ
るタイミングパルスの位相の進みが補正される。As described above, a positive pulse is input to the inverting integrator 14, and the output is inverted, integrated, and shifted to the negative voltage side. This output voltage is the control voltage of the phase shifter 3, and since the phase shifter 3 is configured to delay the phase of the timing pulse as the control voltage becomes lower, the phase of the timing pulse in waveforms c and b is The advance of is corrected.

以上の説明とは逆に、タイミングパルスの位相が遅れた
場合には、単安定マルチバイブレータ５゜６からパルス
が発せられ、オアゲート１０及び反転バッファアンプ１
２を通って反転積分器１４に負のパルスが入力され、積
分出力は正電圧にシフトされ移相器３におけるタイミン
グパルスの位相の遅れが補正される。Contrary to the above explanation, when the phase of the timing pulse is delayed, a pulse is emitted from the monostable multivibrator 5゜6, and the OR gate 10 and the inverting buffer amplifier 1
A negative pulse is input to the inverting integrator 14 through the inverting integrator 2, and the integrated output is shifted to a positive voltage, thereby correcting the phase delay of the timing pulse in the phase shifter 3.

以上の動作によりデータ識別がデータパルスの中心で行
われるように、移相器の制御電圧が設定される。By the above operation, the control voltage of the phase shifter is set so that data identification is performed at the center of the data pulse.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、タイミングパルスの経路
に設けた電圧制御型移相器と、データ信号に対するタイ
ミングパルスの位相差によって所定のパルスを出力する
検出器と、この検出器の出力パルスを積分して移相器の
位相制御用の電圧を出力する積分器とを備えているので
、タイミングパルスの進み、遅れにより移相器を制御し
てパルス位相を補正することができ、これによりタイミ
ング抽出部の位相変動を補正して安定したデータ再生を
行うことができる。また、データの識別点を常にデータ
信号の中心に設定でき、入力データのジッターに対する
許容度を最大にできる効果もある。As explained above, the present invention includes a voltage-controlled phase shifter provided in a timing pulse path, a detector that outputs a predetermined pulse based on the phase difference of the timing pulse with respect to a data signal, and an output pulse of the detector. Since it is equipped with an integrator that integrates and outputs a voltage for controlling the phase of the phase shifter, it is possible to control the phase shifter and correct the pulse phase depending on the advance or delay of the timing pulse. Stable data reproduction can be performed by correcting phase fluctuations in the extraction section. Furthermore, the data identification point can always be set at the center of the data signal, which has the effect of maximizing tolerance to jitter in input data.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の回路図、第２図は動作を説
明するためのタイムチャートである。 １・・・データ入力端子、２・・・タイミングパルス入
力端子、３・・・移相器、４・・・Ｄフリップフロップ
、５〜８・・・単安定マルチバイブレーク、９・・・イ
ンバータ、１０．１１・・・オアゲート、１２・・・逆
相バッファアンプ、１３・・・正相バッファアンプ、１
４・・・反転積分器、１５・・・データ出力端子。FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is a time chart for explaining the operation. DESCRIPTION OF SYMBOLS 1... Data input terminal, 2... Timing pulse input terminal, 3... Phase shifter, 4... D flip-flop, 5-8... Monostable multi-bi break, 9... Inverter, 10.11...OR gate, 12...Negative phase buffer amplifier, 13... Positive phase buffer amplifier, 1
4... Inverting integrator, 15... Data output terminal.

Claims (1)

【特許請求の範囲】[Claims] （１）ディジタルのデータ信号を受け、これをタイミン
グ抽出部から出力されるタイミングパルスによって再生
する識別回路において、前記タイミングパルスの経路に
設けた電圧制御型移相器と、前記データ信号が“Ｈ”か
ら“Ｌ”または“Ｌ”から“Ｈ”に変化するときに前記
移相器から出力されるタイミングパルスが“Ｈ”である
か“Ｌ”であるかによって異なる極性のパルスを出力す
る検出器と、この検出器の出力パルスを積分して前記移
相器の位相制御用の電圧を出力する積分器とを備えるこ
とを特徴とするディジタル信号識別回路。(1) In an identification circuit that receives a digital data signal and reproduces it using a timing pulse output from a timing extraction section, a voltage-controlled phase shifter provided in the path of the timing pulse and a voltage-controlled phase shifter provided in the path of the timing pulse, Detection that outputs pulses of different polarity depending on whether the timing pulse output from the phase shifter is "H" or "L" when changing from "L" to "H" or from "L" to "H" and an integrator that integrates output pulses of the detector and outputs a voltage for controlling the phase of the phase shifter.