JPS6319854Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案はマイクロプロセサを用いるデータ処理
システムに関し、特に２レベルのマイクロコー
ド・アーキテクチユアを使用するシステムに関す
る。 データ処理システムは、コンパクトな単一基板
マイクロコンピユータから更に複雑で高性能のミ
ニコンピユータにわたるシステム構成を提供すべ
く広く開発されて来た。このようなシステムは、
適当なデータ・ストアから得られる１つのマイク
ロ命令又は一連の１つ以上のマイクロ命令に対す
るアクセスを提供するようにマイクロ命令が適当
に復号されるマイクロコード・アーキテクチユア
を使用する。 一般に、このようなシステムにおいては、一連
のマイクロ命令の内最初のマイクロ命令のマイク
ロ命令データ・ストア（屡々、マイクロコード・
ストアと呼ばれる）におけるアクセスのための始
動アドレスを提供するように、マイクロ命令がマ
イクロ命令レジスタから適当な復号ロジツクに適
当に与えられる。アクセスされたマイクロ命令
は、表示された命令を実施するための制御情報
と、一連のマイクロ命令の内次のマイクロ命令の
マイクロ・アドレスを決定するためのシーケンス
情報とを含む。順次のマイクロ命令の各々は、一
連のマイクロ命令の最後のものがアクセスされる
迄同じ種類の情報を含み、この最後のマイクロ命
令がアクセスされる時点でこのマイクロ命令ルー
チンが完了し、システムは次のマイクロ命令を復
号する用意が整う。 このようなシステムは、通常、所要の制御情報
およびシーケンス情報を含むように、比較的広い
（即ち、比較的多数のビツトを含む）マイクロ命
令ワードを使用する比較的大きなマイクロコー
ド・データ・ストアを必要とする。比較的広いマ
イクロ命令ワードを使用すると比較的早い速度の
操作が提供される（即ち、多数のビツトが同時に
並行して使用でき制御および順序付けの操作を行
う）が、このようなシステムは、マイクロコー
ド・データ・ストアにおける記憶ビツト数が比較
的大きくなる許でなく巾の広いマイクロ命令ワー
ドを取扱うデータ経路が更に複雑になつてシステ
ムが更に高価な構成要素およびデータ経路構成を
必要とするため、更に高価になりがちである。 マイクロ命令に必要なデータ記憶スペースを減
少させ多数の「広い」命令ワードの取扱いを避け
るため、あるマイクロコード・システムは、前述
の如き１つのレベルのマイクロコード・ストアと
は対照的に「２レベル」のマイクロコード・スト
ア技術を使用して来た。このような２レベル構成
は、マイクロ命令ワードにおける制御情報が屡々
多数のマイクロ命令と共通であると云う認識から
生じる。従つて、各マイクロ命令に対する全ての
制御情報および順序付け情報を別々に記憶するの
に必要な同数の比較的多数のデータ・ビツトの反
復的記憶を避けるため、多くのマイクロ命令と共
通する制御情報は、別のROMストアに記憶され
る順序付け情報とは別個に１つのROMストアに
記憶される。「第１のレベル」操作においては、
この順序付けプロセスはシーケンスマイクロコー
ドROMストアにおいて実行されて、「第２のレ
ベル」の操作において関与する特定のマイクロ命
令を順次実行するため必要な制御情報を提供する
制御マイクロコードROMストアにおける制御情
報をアクセスする順次アドレスを生じるが、後者
の情報は多くのマイクロ命令と共通となる。 このような２つのレベルのアプローチは、単一
レベル・マイクロコード・システムに比較して必
要なマイクロコード記憶スペースを減少させよう
とする傾向がある。しかし、このような２レベル
技術は、制限された制御ストア容量がシステムを
指定された組のマイクロ命令に対して構成するこ
とを可能にするが、システム全体の操作能力を増
加させるため基本マイクロ命令の組の拡張をもた
らす実際の柔軟性はない。 本考案は、２レベル・マイクロコード・システ
ムの能力を増大する２レベル概念の拡張を用い
て、マイクロコード制御ストアのサイズを増大さ
せることなくマイクロ命令の組を大巾に拡張する
能力を提供するものである。これにより、システ
ムは「直交する」マイクロ制御ストアと呼ぶとこ
ろのものを含み、この直交マイクロ制御ストアに
おいては、第１の即ち「垂直方向の」マイクロ制
御ストアが、以下に更に詳細に説明する如く、第
２のレベル即ち水平方向のマイクロ制御ストアの
１つ以上の「修飾子」フイールドから複数の第２
の即ち「水平方向の」マイクロ命令の１つを選択
するための選択された数の垂直方向のマイクロ命
令ビツトからなる１つのフイールドと、一連の垂
直方向のマイクロ命令の内の次の（即ち、連続す
る各々の）マイクロ命令のアドレスを提供する順
序付けフイールドとを有する「狭い」マイクロ命
令ワード部分を提供する。各々の水平方向のマイ
クロ命令は、実施される基本的な機能を表わす
が、従来のシステムとは異なつて、そのフイール
ドの１つ以上は垂直方向のマイクロ命令の修飾子
フイールドによる変更の対象となる。例えば、従
来の２レベル・システムは水平方向の制御ストア
における特定の制御ワードのアドレスを単に指定
するだけの垂直方向のシーケンス・ストアを使用
し、この制御ワードは第１の指定されたレジスタ
（例、汎用レジスタ、GR１）から第２の指定さ
れたレジスタ（例、汎用レジスタ、GR２）への
データの移動を要求する。対照的に、本発明の２
レベル・マイクロコード・システムは、例えば、
垂直方向のマイクロ命令を用いて、未指定の１つ
の場所から他の未指定の場所へのデータの移動を
必要とする水平方向の命令を指定することにな
る。この垂直方向のマイクロ命令は、従つて、そ
の修飾子フイールドにおいてこのようなデータ移
動のための特定のソースおよび行先の場所をも含
み、これによりこのような場所を識別するように
基本的な水平方向のマイクロ命令を修飾すること
ができる。 更に、本考案の２レベルのマイクロコード・シ
ステムは、垂直方向のマイクロ命令がマイクロプ
ロセサに直接配置された制御ストアから、あるい
は又外部のマイクロ制御ソースから取出すことが
できるように構成することができる。水平方向の
マイクロ制御ストアは又マイクロプロセサのチツ
プに直接配置することもできる。 各々の水平方向のマイクロ命令の能力は垂直方
向のマイクロ命令によつて達成可能なこのような
マイクロ命令の修飾により有効に倍増され、この
ような手法は本文中では屡々２レベルの「マイク
ロ修飾」法と呼ぶ。各々の水平方向のマイクロ命
令は多数の垂直方向のマイクロ命令により修飾さ
れてこれにより多数の全く独自のマイクロ命令を
表わすことができるため、比較的少数の水平方向
のマイクロ命令を用いて屡々「制御の根源」と呼
ぶ汎用ではあるが有効な１組の基本的な制御操作
を提供することができる。 本考案のシステムは又、１つ以上の入出力
（Ｉ／Ｏ）バスを介して周辺装置との通信を行う
能力をも含む。例えば、望ましい一実施態様にお
けるシステムは、以下に述べる如き目的のための
独特な「ポーリング」手法を用いてＩ／Ｏバスの
選定された１つにその時存在する全ての装置を識
別する装置を含むシステムＩ／Ｏインターフエー
ス装置を提供する。更に、本システムのＩ／Ｏイ
ンターフエース装置は、ポールされたところの選
定されたバスに対するシステムＩ／Ｏインターフ
エース装置を介する情報の転送の直接制御と、ポ
ールされなかつた別の選定されたバスに対する補
助装置を介する情報の転送を行う補助インターフ
エース装置の間接制御とを提供するように構成さ
れる。 システムＩ／Ｏインターフエース装置は又、
各々が略々一定の周波数を有し１つのシステム入
力クロツク信号から得られる１つ以上のカウンタ
信号を使用する。しかし、このシステムＩ／Ｏイ
ンターフエース装置は、複数の異なる既知の周波
数のどれかを有するシステム入力クロツク信号を
受取ることができる。従つて、この装置は、複数
の異る周波数入力信号のどれかに応答でき更に関
与する所要の略々一定の周波数の所要の１つ以上
のカウンタ信号をこれから得ることができる独自
の周波数の合成装置を含む。 更に、本考案のシステムは、２つの競合するシ
ステム構成要素によるシステム・バスに対する同
時のアクセスを阻止する個々のシステム・バスの
プロトコールを含む。更に、システム・バス・プ
ロトコールは、他のシステム構成要素がシステム
バスがアクセスの用意があることを表示する限
り、又他のシステム構成要素がシステム・バスの
前の制御を止めることの否定を表示する信号を要
求しない限り、バス制御の判断のための要件なし
に１つのシステム構成要素が直接システム・バス
の制御を得ることを許容するものである。 本考案の種々の特質については添付図面を助け
により更に詳細に理解することができる。 本考案の手法を用いるシステム全体を第１図に
示すが、同図においてはマイクロプロセサ・チツ
プ１０（図中、中央処理装置即ちCPUとして示
される）は、適当なシステム・バス１１を介して
記憶システム１２と、１つ以上のシステムＩ／Ｏ
装置１７と、１つ以上の外部のマイクロ制御チツ
プ１３（「XMC」チツプとして示される）と、シ
ステム入出力インターフエース装置１４（システ
ムＩ／Ｏインターフエースとして示される）と、
更に別のインターフエース装置１４Ａ（ECLI−
PSEＩ／Ｏインターフエースとして示される）
とに相互に接続されるが、この最後の２つの装置
は外部の入出力素子に対する適当なバス１５およ
び１５Ａとインターフエースする。例えば、特定
の実施態様においては、本システムは、米国マサ
チユーセツツ州ウエストボロー市のデータ・ゼネ
ラル社（Data General）により製造販売される
如きマイクロNOVAコンピユータ・システム
と共に使用される如きマイクロNOVAタイプ
の周辺（Ｉ／Ｏ）装置と、データ・ゼネラル社製
のECLIPSEコンピユータ・システムと共に使
用される如きECLIPSEタイプの周辺（Ｉ／Ｏ）
装置と共に作動するよう構成される。 本考案の特定の実施態様においては、システ
ム・バス１１は図示の如く16ビツトの並列システ
ム・バスであるが、外部のマイクロ制御チツプ１
３からのマイクロコード・ビツトは適当な専用化
された８ビツトのマイクロコード・バス１６を介
して時間多重化方式でCPUに伝送される。 第２図はCPU１０の更に詳細なブロツク図を
示し、８ビツトの外部マイクロコード・バス１６
はそのマイクロコード・ビツトを適当な外部のマ
イクロ制御チツプ（XMC）のインターフエース
装置１７Ａへ供給し、システム・バス１１は
CPUに関して入れたり出したりするため適当な
データを受入れあるいは供給することが可能な適
当なバス・トランシーバ装置１８と接続される。 CPUは、適当な汎用レジスタおよびアキユム
レータからなる適当なレジスタ・フアイル２１
と、「Ａ」および「Ｂ」入力および「Ｃ」出力を
有する適当な演算論理装置（ALU）兼シフター
装置２２と共に、マイクロ命令レジスタ（IR）
１９とプログラム・カウンタ（PC）を含むマイ
クロ命令ロジツクを使用し、このようなレジスタ
とアキユムレータとALUとシフターの各構成要
素は当技術において周知の適当な構成を用いて編
成することが可能である。 複数の４つの内部バス２３，２４，２５，２６
は、第２図に示す如く前記諸装置間の適当な内部
データ経路を提供する。前記のALU兼シフタ
ー・ロジツク２２のＣ出力は、他の装置に対する
と共に内部Ｃバス２３上のバス・トランシーバを
介してシステム・バスに対して供給される。
ALU兼シフター・ロジツク２２に対するＡおよ
びＢ入力は、それぞれ内部のＡバス２４とＢバス
２５を介して他の諸装置と通信する。内部バス２
６は、レジスタおよびアキユムレータからバス・
トランシーバ１８を経てシステム・バス１１に至
る直結経路を提供する。このような多重内部デー
タ経路の使用により、本文に述べる特定の実施態
様においては400ナノ秒である１つのマイクロサ
イクル内でいくつかの同時の操作が生じることを
許容する。このため、16ビツトのレジスタ間の動
作は１マイクロサイクル（屡々、Ｔ期間と呼ぶ）
内で行われ、メモリーからレジスタへの転送は２
マイクロサイクル（２つのＴ期間）内で行われ
る。 ２レベルのマイクロ制御ストアは、垂直方向制
御の読出し専用メモリー（ROM）３１と水平方
向制御のROM３２として示される。本考案の特
定の実施態様においては、第１のレベル即ち垂直
方向の制御ROM３１が18ビツトの垂直方向のマ
イクロ命令を提供し、このビツトの内の６ビツト
が水平方向のマイクロ制御ROM３２において複
数の第２のレベルの即ち水平方向のマイクロ命令
の内の１つを選定するため使用され、このような
64の命令が本文に示す特定の実施態様において記
憶される。水平方向の制御ROM３２は特定の実
施態様において33ビツトを有する水平方向マイク
ロ命令を提供し、この水平方向制御ROMは例え
ば64×33ビツトの構成を有する。本文における実
施態様においては、垂直方向制御ストア３１から
の８ビツトを用いて、以下に述べる如く水平方向
マイクロ制御ROMから選択された水平方向マイ
クロ命令を修飾するため使用可能な２つの４ビツ
ト修飾子フイールドを提供する。各々の垂直方向
マイクロ命令の残りの４ビツトは、垂直方向マイ
クロ命令の順序付けの制御、即ち垂直方向制御
ROM３１から適当な垂直方向の順序付けロジツ
ク３３を経由する次のアドレス・モードの指定の
ため使用される。この垂直方向のマイクロ命令の
２つの修飾子フイールドにより選択された水平方
向のマイクロ命令の指定されたフイールドの修飾
操作は適当なマイクロ修飾ロジツク３４を介して
達成され、これと同時にこのロジツク３４は水平
方向復号ロジツク３５により適当に復号されて選
択されたマイクロ命令の機能を実施するため要求
される必要な制御信号と順序付け信号を提供する
35ビツトの命令ワードを供給する。 垂直方向のマイクロ命令は、CPUに常駐する
垂直方向制御ROM３１から、あるいは外部のマ
イクロ制御チツプ１３（第１図参照）から外部の
マイクロ制御チツプ・インターフエース装置１７
Ａを介して取出すことができるが、水平方向のマ
イクロ命令はCPUに常駐する水平方向制御ROM
３２から取出される。外部のマイクロコードは適
当な時間多重化手法を用いることによりXMC装
置１３から得ることができるが、この外部マイク
ロコードは時間多重化された８ビツトのマイクロ
コード・バス１６において与えられる16ビツトか
らなる。 水平方向の復号論理装置３５によつて復号され
ることを必要とする一連のマイクロ命令は、復号
制御がプログラムされたロジツク列（PLA）装
置４０による命令レジスタ１９からのマイクロ命
令の適当な復号動作によつて開始される。復号制
御PLA装置４０によるこのようなマイクロ命令
の復号動作は、内部バス３９上に初期の垂直方向
マイクロ命令を提供すると共に、内部バス４１上
に垂直方向制御ROM３１から取出されるべき次
のマイクロ命令のアドレスを供給する。垂直方向
の制御ROM３１の順序付けは、垂直方向の順序
付けロジツク３３から内部バス４３を介して与え
られる９ビツトのシーケンス制御信号によつて適
当に制御される。一たん前記復号制御PLA装置
４０が初期マイクロ命令および垂直方向制御
ROM３１からの次のマイクロ命令に対するアド
レスを与えると、ROM３１からのそれ以降の垂
直方向マイクロ命令の順序付けは、内部の４ビツ
ト・バス４４における垂直方向の順序付け装置３
３に対し与えられた順序付けビツトにより決定さ
れる。もし垂直方向制御ROM３１からのマイク
ロ命令が水平方向のマイクロ命令の選択ではなく
別の垂直方向マイクロ命令への分岐又は飛越しを
要求するならば、修飾ビツトが分岐操作を指定す
るため使用され、水平方向のマイクロ命令の選定
のため通常使用される６ビツトは水平方向のマイ
クロ命令の修飾のためにマイクロ修飾装置３４が
８ビツトの修飾フイールドを使用することを禁止
する「ノー・オペレーシヨン」（NOOP）コード
を構成する。 このため、マイクロ修飾プロセスにおいては、
例えば、垂直方向マイクロ命令の２つの４ビツ
ト・フイールドが選択された水平方向のマイクロ
命令の２つ以上の４ビツト・フイールドの代りに
用いることができる。選択された水平方向フイー
ルドに垂直方向修飾フイールドを代替する手法は
各々の水平方向マイクロ命令の能力を有効に倍増
し、その結果前述の全面的な直交する２レベル・
マイクロ制御ストアの試みが、システム全体のマ
イクロ命令の組におけるマイクロ命令数を拡張す
るための強力な能力を有する制御根源語と屡々呼
ばれる汎用性を有するもビツト実効性の組をなす
基本的な水平方向マイクロ命令操作を提供する。 別紙Ａに示す如く水平方向制御ROM３２に記
憶された水平方向マイクロ命令の完全な組につい
て考察することはマイクロ修飾法を理解する上で
役立つ。 例えば、ある特定の実施例において、水平方向
マイクロ命令はそれぞれ以下に示す如く下記の９
つのフイールドを含んでいる。即ち、 Ａ−BUSフイールドはＡバス２４上のALU／
シフター２２のＡ入力に対するデータのソースを
規定するが、Ｂ−BUSフイールドはＢバス２５
上のALU／シフター２２のＢ入力に対するデー
タのソースを規定する。ALUフイールドはALU
により実施される演算機能を規定し、SHFフイ
ールドはシフター機能を規定する。DESTフイー
ルドは、ALU／シフター２１からＣバス２３上
に置かれるデータに対する行先を規定する。
ADRフイールドはメモリーのアドレスのソース
を規定し、MEMフイールドはシステム・バス１
１とＣバス２３間の連絡のための制御を行う。
TESTフイールドはテストされる種々のシステム
条件を識別するため使用され、RAND（ランダ
ム）フイールドは他の特殊な制御機能を規定す
る。別紙Ａは、前述のフイールドの各々の意義を
更に詳細に示している。 垂直方向のマイクロ制御ROM３１は、特定の
実施例においては、例えば、各々が18ビツト巾で
ある288のマイクロ命令を含むROM構成であり、
１つの水平方向マイクロ命令が実行される各々の
垂直方向のマイクロ命令について実行される。垂
直方向のマイクロ命令のシーケンスはマイクロ命
令（即ち、復号制御PLA装置４０により復号さ
れる如き機械命令）を解釈する。 垂直方向マイクロ命令はそれぞれ下記の如き４
つのフイールドを含む。即ち、 ６ビツトのADRHフイールドは、水平方向の
主制御ストア３２において選択されるべき水平方
向マイクロ命令のアドレスを規定する。４ビツト
のV1フイールドは選択された水平方向マイクロ
命令に対する第１の修飾子（屡々、修飾子１と呼
ぶ）を規定し、４ビツトのV2フイールド（修飾
子２）は選択された水平方向マイクロ命令に対す
る第２の修飾子を規定する。垂直方向の順序付け
ロジツク３３に対して与えられる４ビツトの
NAMフイールドは次の順次の垂直方向マイクロ
命令を選定する次のアドレス・モードを識別し、
このモードのビツトは新らしい垂直方向プログラ
ム・カウンタの９ビツト・アドレスを生成する。
別紙Ｂは更に詳細に前記各フイールドの意義を示
すものである。 別紙Ａにおいて示される如く、多くの水平方向
マイクロ命令において、V1垂直方向修飾フイー
ルド又はV2垂直方向修飾フイールドとして識別
される垂直方向マイクロ命令修飾フイールドの１
つを要求するものとして指定される。各々の水平
方向マイクロ命令の残りのフイールドは図示の如
く固定的に指定される。特定の水平方向マイクロ
命令、例えば「メモリーに書込め」（WMEM）
マイクロ命令として識別されるものにおいて、そ
の全てのフイールドは、V1垂直方向修飾フイー
ルドの使用を要求するABUSフイールドおよび
V2垂直方向修飾フイールドの使用を要求する
ADRフイールドを除いて指定され、前記V1およ
びV2修飾フイールドは書込まれるデータの複数
のソースの内の１つ（V1）を識別し、前記ソー
ス・データが書込まれるべき１つ以上のアドレス
（V2）を識別することが可能である。このよう
に、基本的な汎用のメモリー書込み（WM）マイ
クロ命令は、修飾フイールドによる修飾を経てデ
ータ・ソースとアドレスの行先の大巾な組合せに
関する多くの特定の「書込み）マイクロ命令を生
成するため使用することができる。これ迄に述べ
た特定の実施態様においては、２つの修飾フイー
ルドの使用により、僅かに64の基本的な水平方向
マイクロ命令から多数のマイクロ命令を生成する
ことが可能になる。 復号制御PLA装置４０は、各々が24ビツトを
有するマイクロ命令を含む構成を有する。このよ
うな装置は命令レジスタ１９からの16ビツトのア
ドレスによりアドレス指定され、マイクロ命令か
ら復号された初期の垂直方向マイクロ命令と、１
つ以上の一連のマイクロ命令が要求される時垂直
方向制御ROM３１における次の垂直方向マイク
ロ命令に対する９ビツト・ポインタ、並びに以下
に論述するように唯１つのマイクロ命令しか要求
されない場合復号のための次に続くマクロ命令を
呼出すことのできるフラツグとを提供する。復号
制御PLA装置４０においては、本考案のシステ
ムにより構成されたマクロ命令と同数のエントリ
が存在する。 復号制御PLA装置４０の始動マイクロ命令の
５つのフイールドは下記の如くである。即ち、 ６ビツトのADRHフイールドは垂直方向マイ
クロ制御ROM３１に関して既に説明したものと
同じであり、４ビツトのV1フイールドと４ビツ
トのV2フイールドも垂直方向マイクロ制御ROM
に関して前に述べたものと同じものである。更
に、復号制御PLA装置は、復号されたマクロ命
令のため必要なマイクロ命令シーケンスの第２の
マイクロ命令の垂直方向制御ROM３１における
アドレスである９ビツトのADRVフイールドを
供給する。１つのビツト（Ｄフイールド）は、マ
クロ命令の解釈のためには復号制御PLA装置に
より与えられる１つのマイクロ命令で十分である
ことを示す。この場合、ADRVフイールドは無
視される。始動マイクロ命令の５つのフイールド
の更に詳細な要約については別紙Ｃに示される。 垂直および水平方向の制御ROMおよび復号制
御PLA装置は当技術において周知の従来の論理
装置であり、これ以上詳細に示す必要はない。垂
直方向の順序付け装置３３およびマイクロ修飾装
置３４のロジツクについてはそれぞれ第３図およ
び第４図に示される。 第３図に示す如く、例えば、特定の実施態様に
おける垂直方向順序付け装置は、垂直方向プログ
ラム・カウンタ１００とマルチプレクサ装置１０
１からなり、(1)復号制御PLA装置４０からの９
ビツト出力の復号を行い、(2)プログラム・カウン
タおよび垂直方向修飾フイールドV1とV2の零ビ
ツト（VPCO）により識別される飛越し（分岐）
又は呼出し操作を行い、(3)スキツプ操作、即ち次
のプログラム・カウンタの出力（PC＋１）の更
にその次のプログラム・カウンタ出力（PC＋２）
へのスキツプを行い、(4)次のプログラム・カウン
タ出力（PC＋１）、即ち次のプログラム・カウン
タ出力（PC＋１）が保管され（割込み操作が生
じる時の如き）、次に割込みルーチンに続いて垂
直方向順序付け装置は出力（PC＋１）に戻る戻
り操作を行うため５つの入力信号のどれか１つを
選択する。 マルチプレクサの動作は、必要なテスト条件が
存在する時、次のアドレス操作モード（前記の５
操作の１つが選択される）を規定する制御ロジツ
ク１０２を切換えることにより制御される。 第４図は、複数の即ち２乃至３個の入力マルチ
プレクサ１０５を含むマイクロ修飾装置３４を示
し、このマルチプレクサの各々は、別紙Ａに示す
如く、４ビツトの水平方向入力（水平方向のフイ
ールドABUS，BBUS，ALU，SHF，DEST，
TESTおよびRANDに対する）、又は３ビツトの
水平方向入力（水平方向ADRフイールドに対す
る）、又は２ビツトの水平方向入力（水平方向の
MEMフイールドに対する）を含み、又V1入力
（水平方向フイールドABUS，ALU，RAND）、
又はV2入力（水平方向フイールドBBUS，SHF，
ADR，MEM，TEST）、又はV1とV2の両フイ
ールド（水平方向のDESTフイールド）を含んで
いる。４ビツトの水平方向入力（HROM入力）
は、水平方向復号ロシツク３５に与えるため、
HROMビツト又はV1又はV2ビツトのいずれか
からのものとしてマルチプレクサ入力の選択を制
御する。 前述の実施例は、水平方向マイクロ命令に対し
て指定され別紙Ｄに記載された特定のフイールド
を使用する。殆んどの場合、明らかなように、垂
直方向修飾フイールドを使用する水平方向フイー
ルドはソースおよび行先の場所を指定するもので
ある。例えば、INCH（増分）マイクロ命令に対
しては、V1垂直方向修飾フイールドによつてＡ
−BUSフイールドが修飾され、V1により増分さ
れるべく指定された場所におけるデータはＡ−
BUSに置かれ、DESTフイールドはV2垂直方向
修飾フイールドによつて修飾され、増分されたデ
ータはこの時V2で指定される場所に置かれる。 これ迄に述べた特定の実施例における記憶フイ
ールド（MEM）は特殊検査が行われる。16迄の
記憶操作は４ビツトのMEMフイールドを用いて
規定することができる。しかし、別紙Ｄに示され
る如く、僅かに４つの操作、即ちNOOP（ノー・
オペレーシヨン）、RM（メモリー読出し）、WM
（メモリー書込み）、およびV2フイールドである。
この場合、RMおよびWM以外の記憶操作を指定
するため使用されねばならない。このように、別
紙Ｅの特定の水平方向マイクロ命令のマイクロ操
作の符号化において明らかなように、V2修飾子
は他の記憶操作（即ち、WHM，RMOD，
WLM，RHYP等）を指定することができる。こ
のように、RMおよびWM以外の全操作の指定に
垂直方向修飾フイールドを用いて、MEMフイー
ルドは僅かに２ビツト（４ビツトの代りに）しか
必要でない。このため、水平方向制御ROM３２
は第２図に示す如く33ビツトを具備するだけでよ
い。しかし、別紙Ｅに示す如く、又第４図に示す
如く、マイクロ修飾装置３４に対して35ビツトを
与えることができ、MEMビツト２３〜２６の内
２つは何のオペレーシヨン上の重要性も持たな
い。 V2修飾子により記憶操作が規定される各場合
においては、V2修飾子は他のどのフイールドで
も指定するためには使用できず、明らかなよう
に、V1修飾子のみが自由に１つ以上の他のフイ
ールドを修飾する。しかし、RMおよびWMの両
操作に対しては、V1およびV2の両修飾子がこの
ように使用可能である。殆んどの記憶操作がRM
又はWM操作である（V1およびV2修飾が共に使
用可能である）ため、他の（即ち、RMでもWM
でもない）記憶操作について課される修飾子の制
約は、このような操作がそれ程頻繁に使用されな
いため厳しくない。しかし、MEMフイールド操
作の全体的な柔軟性は著しく増大するが、これは
水平方向の記憶操作を指定するためには僅かに４
つのマイクロ命令しか必要としないためである。
別紙Ｅに示す如く、別の15のマイクロ操作に対す
る記憶操作については、V2修飾フイールドの使
用がマイクロ操作（制御状態）の範囲を増大す
る。 必要に応じて他の水平方向マイクロ命令フイー
ルドに対する同様な構成も使用でき、全水平方向
制御ROMを用いて比較的少いマイクロ命令を指
定することができるが、そのマイクロ操作の範囲
は、垂直方向の修飾フイールドの使用により更に
余分な制御状態を規定することによつて著しく増
大される。このような目的の２つの垂直修飾フイ
ールドの使用が他方のフイールド以上を修飾する
能力を制限するが、多くの場合他のフイールドを
１つ以上修飾する必要はそれ程大きくない。もし
垂直修飾フイールド数を増加するならば、より大
きな垂直マイクロ命令ワードを犠牲にしてこの点
での柔軟性が増大する。 極限において、その各フイールドに対する１つ
のビツトを用いて１つの水平マイクロ命令を用い
ることができ、各場合のこのビツトは１つの修飾
子がこのフイールドに対して使用されるか、又は
省略時の操作が生じるかを規定する。このような
システムにおいては、使用可能な垂直方向修飾子
数は各々の規定可能なマイクロ操作に対して要求
する全てのフイールドの修飾を許容するに十分で
なければならない。水平方向マイクロ命令のマイ
クロ操作の範囲は、このため、所要数の修飾フイ
ールドを有する比較的大きな垂直方向マイクロ命
令ワードに対する要件を犠牲にして著しく増大さ
せ得る。 システム・バスの規則 １つ以上の記憶装置および１つ以上の入出力
（Ｉ／Ｏ）装置の如きCPU以外のシステム構成要
素からCPUに関する情報（即ち、アドレス、デ
ータ、命令等）の送入送出は、直接又はインター
フエース装置１４と１７を介して16ビツトのシス
テム・バス１１上に生じる。このような情報の適
正な転送を提供するためには、有効なシステム・
バスの規約を使用しなければならない。この点に
関して、各バス・トランザクシヨンは、一方を
「指定」セグメント、他方を「データ」セグメン
トと識別される２つのセグメントからなる。 システムのオペレーシヨンのタイミングは、位
相１（φ−１）と位相２（φ−２）クロツクとし
て識別可能な２つの外部で生成されるクロツクに
より同期される。このクロツクは１つのマイクロ
サイクル時間（屡々「Ｔ時間」と呼ぶ）をφ−１
とφ−２の部分に分割する。 指定セグメントにおいては、バスは、生じつつ
あるバス・サイクル操作のタイプ（例、メモリー
照合操作又はＩ／Ｏ操作）およびトランザクシヨ
ンの目的（例、あるメモリー照合操作のための１
アドレス）を示す情報の説明のため使用される。
指定セグメントは常にバスのトランザクシヨンの
最初のφ−１部分において生じ、拡張不能であ
る。データ・セグメントにおいては、バスを用い
て例えばデータを指定セグメントに指示されたア
ドレス又はＩ／Ｏ装置に関するデータの出入れを
行う。このデータ・セグメントはバス・トランザ
クシヨンの最初のφ−２部分で始まり、更に長い
マイクロサイクル（各々がφ−１およびφ−２の
部分を有する）の整数だけ拡張することができ
る。Ｔ時間のφ−１およびφ−２部分は略々固定
された時間ギヤツプ（例、15ナノ秒）だけ分離さ
れ、いずれにしても位相の重なりを生じないよう
にセツト・アツプされる。 作用において、特定のシステム構成要素はその
バス・トランザクシヨンのデータ・セグメントの
間システム・バス上にデータを送出しつつあり、
他の構成要素は次のバス・トランザクシヨンの指
定セグメントのφ−１部分において１つのアドレ
スの転送を待機する。本文に述べたタイプの時間
多重化システムにおいては、この性質の瀕繁なバ
スの「送受反転」操作が問題を生じる。本システ
ムのオペレーシヨンにおいて使用される種々の論
理要素における遅れの故に、１つのバス・トラン
ザクシヨンのデータ・セグメント間のデータの転
送は、次のバス・トランザクシヨンの指定セグメ
ントのφ−１部分の開始によつて完全に完了され
得ない。従つて、第２の要素が、前の要素に対す
るデータ転送が完了する前にそのアドレスをシス
テム・バス上に置くように試みる。 このような条件は、本システムに悪影響をもた
らそうとする比較的強い瞬間的な電流サージを生
じることになる。例えば、もしシステム構成要素
がTTL回路として構成されるならば、電流サー
ジは好ましからざるノイズ効果即ち電磁妨害をシ
ステム中に生ぜしめると共に、TTL構成要素自
体に対しても長期の悪い衝撃を与えようとする。
更に、もしCPUが例えばMOS技術によつて集積
回路チツプとして形成されるならば、このような
電流サージは又少くとも長期、おそらくは短期の
悪い衝撃をMOSチツプの信頼性に与えることに
なろう。従つて、バスに同時にアクセスする
（「バス競合」条件）試みにおけるバスの送受反転
操作時の２つの異なる構成要素の作動から生じ得
るシステム構成要素のバス・ドライバ操作のいか
なるオーバーラツプも避けるための適当な手法を
考えることが必要である。 このような問題に対するこれ迄の１つの解決法
としては、バスの送受反転操作時、例えば、各デ
ータ転送操作の完了と、アドレス転送操作の如き
次の操作サイクルの始めとの間、あるいはその逆
の状態で「不感」サイクル（即ち、ノー・オペレ
ーシヨン・サイクル）を用いることであつた。こ
のような不感サイクルにおいては、情報は一切バ
ス上に駆動され得ず、活動状態のバスは遊休状態
となる。しかし、このような条件下での別の不感
サイクルの存在も遥かに高い解像力の基本的なマ
イクロ・サイクル・クロツクを必要とするか、あ
るいはシステム全体のオペレーシヨンを所要の速
度より遅れさせることになる。従つて、不感サイ
クルの使用は一般に問題の解決には望ましくない
試みである。 この問題の別の提供された解決法は、Ｔ時間の
２つの時間相φ−１とφ−２間の間隔を拡げるこ
とである。しかし、広いギヤツプを用いれば全Ｔ
時間が長くなり、従つてシステムの速度を更に大
きく低下させることになる。 本文に論述する本システムによれば、このバス
のアクセスのオーバーラツプの問題は、アドレス
使用可能信号（ADREN）とデータ使用可能信号
（DATEN）を適当に生成することによつて回避
される。信号ADRENの存在は妥当なアドレスが
システム・バス上に存在することを表示するが、
信号DATENはデータがシステム・バス上に存在
することを表示する。もし信号DATENの存在が
仮定されるならば、システム・バス上にアドレス
を置くことが可能な他の全ての装置のアドレス・
ドライバは作動を禁止される。同様に、全てのデ
ータ・ドライバは、信号ADRENが存在する限り
使用禁止状態にある。 信号ADRENは、電流バス・サイクルを開始す
ることを要求したシステム要素により生成され、
その生じつつあるバス・サイクル操作のタイプを
記述する情報がバス上に置かれたことを表示す
る。本文に示す特定のシステムは、例えば、４つ
の異なるタイプのバス・サイクル操作、即ちプロ
グラム・メモリー照合、制御卓メモリー照合、
Ｉ／Ｏ操作、局部メモリー照合操作の内の１つを
始動することができる。信号ADRENが存在する
と、システムは、以下に説明する如き別のビツト
と共に適当な16ビツト・ワードをバス上に置くこ
とにより前記の４操作のどれが生じるかを識別す
る。 このように、プログラム・メモリー照合におい
ては、16ビツト・ワードはビツト位置１〜１５に
15ビツトのアドレスを含むが、このワードのビツ
ト０は下記の如く記憶サイクル（MEMCYC）ピ
ンとして示される別のピンに与えられる別のビツ
トに関連して使用される。即ち、 前述のシステムにおいては、例えば、メモリー照
合は、そのオペレーシヨンについては当技術にお
いて周知である米国マサチユーセツツ州ウエスト
ボロー市のデータ・ゼネラル社製のNOVAおよ
びECLIPSE形コンピユータにおけるプログラム
の実行のため使用される標準的なNOVA／
ECLIPSEの論理アドレス・スペースに対して行
うことができる。このようなプログラム・メモリ
ー照合においては、MEMCYCおよびビツト０ピ
ンの状態がプログラム・メモリー照合操作を識別
するが、残りの15ビツトはメモリー照合のための
論理アドレスを含む。MEMCYCおよびビツト０
の状態の組合せは、下記の如く４つのシステム・
オペレーシヨンの各々を規定するため使用され
る。即ち、

【表】 １ １ 制御卓メモリー照合
制御卓操作のためのソフトウエアの記憶のため使
用されるアドレス・スペースに関する制御卓メモ
リー操作の場合には、例えば、MEMCYCおよび
ビツト０ピンが制御卓メモリー照合操作を規定す
るが、残りの15ビツトは再び制御卓アドレスを規
定する。局部メモリー照合はシステム間通信
（例、システムのCPUと他のプロセサ等の間の通
信）の編成のための命令を含むアドレス・スペー
スと関連し、従つてシステム操作ワードは15ビツ
トの局部メモリー・アドレスを含む。システム・
バス上に置かれるＩ／Ｏ操作の書式については後
で更に詳細に論議しよう。 バス・タイプ操作記述子（即ち、適当なアドレ
ス又はＩ／Ｏ機能の定義）がバス上に置かれる
時、信号ADRENが存在する。関与するあらゆる
データが例えばバス・サイクルのφ−２において
バス上に送られる時、信号ADRENはもはや存在
しない。信号ADRENは存在すれば、データ転送
がシステム・バス上に生じつつありそのためシス
テムにおける全てのアドレス・ドライバが前述の
如く作動禁止状態になることを表示する。信号
DATENは、システム・バス上に置かれるデータ
を供給しつつある特定のシステム構成要素によつ
て供給される。 このような制御のための信号ADRENおよび
DATENは、システムのロジツクにおける時間遅
延の故にバスの送受反転操作の間に生じるバス競
合条件から保護し、従つて、TTLロジツク又は
MOSチツプのどちらと使用されようともシステ
ムの信頼性を高める。 本システムは異なる稼動時間サイクルを有する
メモリーと共に使用することができる。φ−１に
おいて有意義なアドレスにおけるデータがCPU
とCPUの外部の記憶装置との間に転送されるな
らば、この転送が内部で完了できるように次のφ
−２においてバス上に駆動するためにこのデータ
が使用可能でなければならない。もしデータが使
用可能であれば、データがバス上で駆動されデー
タ転送が完了させられるその時のサイクルのφ−
２部分の終りにおいて記憶装置が信号READYを
存在させる。もしデータが使用可能でなく、その
時のＴ時間のφ−２部分の終り迄に転送のためバ
ス上に駆動されなかつたならば、信号READYは
存在させられず、このバス・サイクル操作は延期
されて、データが転送のため使用可能となる迄、
必要に応じて１つ以上のＴ時間において信号
DATENを存続状態にさせる。信号READY，
ADRENおよびDATENを生成するロジツクは第
５図および第６図に示される。 更に、データ転送操作のためのシステム・バス
の制御を行うシステム構成要素がこの制御を止め
ようとしない場合、この要素はこれが実行中の操
作が完了する迄バスの制御を維持するために、バ
スのロツク信号（Ｂ／LOCK）を存続させねばな
らない。例えば、システムのある構成要素はデー
タを読出し、このデータをある方法で修飾し、こ
の修飾したデータを使用又は記憶のため前記要素
へ戻すところの屡々読出し／修飾／書込み
（RMW）操作と呼ばれる操作を要求することが
できる。従つて、この構成要素は、データが修飾
されてこの要素に戻される迄バスの制御を放棄す
ることができず、この操作は１つ以上のＴ時間サ
イクルを要求し得る。このような状況において
は、RMW操作を実行しつつあるシステムの構成
要素は全RMW操作が完了する迄は信号Ｂ／
LOCKを存続させる。このような信号の存続は他
のどの装置もバスの制御を獲得することを阻止す
る。Ｂ／LOCK信号を生成する論理回路例は第７
図に示される。 システム・バスと通信関係にある装置は、その
時のバス・サイクル操作が存在するならばこれが
終了してバスの制御を次のＴ時間の始め（即ち、
その時のバス・サイクルを用いるどの装置によつ
ても信号READYが存続させられる限り、又他の
装置によつて信号Ｂ／LOCKが存続させられない
限り）に放棄する時は常に、バスのマスターとな
ることができる。このように、バス制御のマスタ
ーを欲する装置は、信号READYと信号Ｂ／
LOCKをモニターし、バス要求（BREQ）信号を
存続させることによつてバスの制御を要求し、信
号READYおよび信号Ｂ／LOCKの前述の諸条件
の下にバスの制御を獲得することを許される。こ
のような装置は、比較的高いバス優先順位を有す
る装置も又どのバス・サイクルの終りにおいても
バスの制御を要求しない限り、この装置がもはや
信号BREQを存続させなくなる迄は制御を維持す
る。 このように、バス制御は、CPUによるのでは
なく制御を欲する装置によつて取扱われる。従来
のシステムにおいては、バスの制御は通常、外部
の装置からのバス要求に対応しなければならずか
つその後「バス許与」信号又はこれと相等の信号
を与えるかどうかを決定しなければならない
CPUによつて取扱われる。このようなCPUによ
る判断プロセスは、CPUと、このCPUがその判
断を行うため通信しなくてはならない各々のシス
テム構成要素との間に必要とされる諸信号の伝播
中の遅れの故に比較的長い時間を必要とする本発
明のシステムに使用される手順、即ち装置自身が
信号BREQを生成し、適正条件下でこの信号生成
と同時にバスの制御を受取る如き手順によれば、
バスの制御要求は遥かに早い方法で取扱われてバ
ス制御は更に迅速に要求側の装置に対して伝達さ
れる。 前述の如く、異なるタイプの各バス操作は
MEMCYCピンの使用を要求し、このピンはバス
サイクル記述ワード（即ち、アドレス又はＩ／Ｏ
操作ワード）のビツト０と共に実施すべき操作の
タイプを規定する。前述の操作チヤートによれ
ば、アドレス・ワードのMEMCYCおよびビツト
０が共に零である時にＩ／Ｏ操作が規定される。
このような操作条件に対しては、Ｉ／Ｏ操作のた
めの下記のワード書式がシステム・バス上に置か
れる。即ち、 前記のＩ／Ｏ命令はCPUにおいて受取られる標
準的なNOVA／ECLIPSE Ｉ／Ｏ命令書式の再
び符号化されたバージヨンを有効に表わし、この
再符号化された命令はその時のバス・サイクルの
サイクル記述部分においてバス上に置かれる。元
のマイクロNOVA／ECLIPSEＩ／Ｏ命令
は、CPUとＩ／Ｏ装置間のインターフエース・
ロジツクの構成を容易にするために前述の如く再
符号化される。 ここにおいて明らかなように、ビツト０は
MEMCYCピンと関連して使用されてＩ／Ｏ操作
を規定する。ビツト１は可能性のある将来の使用
のため予約された不使用ビツトである。ビツト２
〜４は、システム、Ｉ／Ｏおよびデータ・チヤネ
ル（DCH）の諸機能を下記の如く規定するため
使用される。即ち、

【表】 ビツト５および６は下記の如く使用されるＩ／Ｏ
ポートを規定する。即ちビツト５ ビツト６ ポート ０ ０ 状況 ０ １ Ａ １ ０ Ｂ １ １ Ｃ ビツト７は下記の如く転送の方向を規定する。即
ち、 ビツト７ 方 向 ０ アウト １ イン ビツト８と９は、下記の如く使用中の制御の選
択、即ち通常のECLIPSEの操作に従うスター
ト、クリア、パルス操作のいずれかを規定する。
即ち、ビツト８ ビツト９ 機能 ０ ０ なし ０ １ スタート １ ０ クリア １ １ パルス ビツト１０〜１５は、Ｉ／Ｏ操作中使用されるべ
き特定のＩ／Ｏ装置を識別する６ビツトの装置コ
ードを規定する。前記操作は、規定の如く、例え
ば周知のECLIPSEコンピユータと共に当業者
に周知であるため、これ以上詳細に説明の必要は
ない。 前述のＩ／Ｏ命令書式の使用のためには、周知
のこれ迄のECLIPSE命令書式を用いるＩ／Ｏ
命令の取扱いに通常必要とされるよりもＩ／Ｏ命
令の処理のための外部ロジツクが少くてすむ。操
作のタイプ、即ちメモリー照合又はＩ／Ｏ操作は
適当にフラツグされ（MEMCYCおよびビツト０
の状態により）、もしこれがＩ／Ｏ操作であれば、
インターフエース操作を打切るために前記書式に
従つて送られる。 このため、あるＩ／Ｏ命令における特定のビツ
トの組合せが稍々重要であるが、これはこの組合
せによりこれまでECLIPSEシステムにおいて
使用可能であつたＩ／Ｏ操作の能力を拡張するた
めである。このように、明らかなように、Ｉ／Ｏ
ポートは、ECLIPSEシステムに使用される通
常のポートＡ，Ｂ，Ｃを含むのみならず、その用
途については以下に説明する「状況」ポートと呼
ぶ別のポート能力をも識別する。 このように、もしＩ／Ｏ命令がポート・フイー
ルド（ビツト５，６および０，０）における状況
ポートと判断フイールド（ビツト７＝１）におけ
るIN方向を識別するならば、このような命令は
識別された装置（装置コード・ビツト１０〜１５
により識別される）に対する要求として作動して
その状態に関する情報を提供する。本装置は次に
データを下記書式において戻す。即ち、 本装置は、ポール・ビツト２の状態によりシステ
ム・バスにおけるその存在を表示し、更にそれぞ
れその「使用中」又は「完了」の状態を表示す
る。更に、本装置はこれ以外の情報の提供に使用
するための13の予約されたビツトを有する。 このような書式は、このような状況の情報の包
含（これにより個々に生成された「使用中」と
「完了」のフラツグに対する２つの余分なワイア
を必要とする）を許容せず、又本文に記述した本
システムにおいては役立つ如き「ポーリング」
（即ち、システム・バス上の１つの装置の存在の
表示を与える）のため使用できなかつたこれ迄の
ECLIPSE命令書式と対照をなしている。 従つて、本システムに供給され、アキユムレー
タ・ビツト（受取られた標準的なＩ／Ｏ命令によ
りCPUに対して既に識別される）を包含するこ
とを必要としない改良されたＩ／Ｏ命令書式によ
り、標準的なマイクロNOVA／ECLIPSE
Ｉ／Ｏ命令書式によつては規定されないデータを
転送する別の能力が提供される。 システムＩ／Ｏインターフエース装置 第１図に示す如く、システムのCPUは、複数
の異なるバス上のＩ／Ｏ装置と通信可能なように
構成されている。例えば、CPUはシステム・バ
ス１１上のＩ／Ｏ装置とは直接に通信でき、特定
の実施例において、例えばECLIPSEＩ／Ｏ装
置に対するECLIPSEＩ／Ｏバスとして示され
るバス１５Ａ上、又は特定の実施例においてマイ
クロNOVA装置用のマイクロNOVAバスと
して示されるバス１５Ｂ上のＩ／Ｏ装置と通信す
ることができる。本文に記載したシステムによれ
ば、データは以下に更に詳細に説明するように、
システム・バス１１を介してシステムＩ／Ｏ装置
に関して直接送受可能であるが、ECLIPSE
Ｉ／Ｏに対するデータECLIPSEバス１５Ａを
経て別個のECLIPSEＩ／Ｏインターフエース
装置４５を介してこのような諸装置に関し送受さ
れ、その転送はシステムＩ／Ｏインターフエース
装置１４からの制御信号によつて制御される。更
に、マイクロNOVAＩ／Ｏ装置に対するデー
タはシステムＩ／Ｏインターフエース装置を介し
てマイクロNOVAバス１５Ｂ上のこのような
装置に関し送受される。 システムＩ／Ｏインターフエース装置１４の更
に詳細なブロツク図は第８図および第８Ａ図に示
される。アドレス／データ転送用およびマイクロ
NOVAポーリング操作（以下に更に詳細に論
述する如き）用のマイクロNOVAバス制御ロ
ジツクの別の更に詳細なブロツク図は第８Ｂ図に
示される。図に示す如く、システムＩ／Ｏインタ
ーフエース装置は複数の局部即ち内部の装置およ
びブロツク５０で示す如き種々の制御論理回路を
含み、これ等装置は既に公知でありこれ迄入手可
能なシステムと関連して使用されるタイプのもの
である。例えば、システムＩ／Ｏインターフエー
ス装置１４の内部装置は、下記の文献に関して示
し論述されたData General社のECLIPSEコン
ピユータ・システムにおいて使用されるタイプの
諸装置を含む。即ち、 ECLIPSEＭ／600の操作原理 No.014−000092 ECLIPSEＳ／200プログラマ参考書 No.014−00061 インターフエース設計者の参考書、NOVAお
よびECLIPSEシリーズ・コンピユータ No.015−000031 マイクロNOVA集積回路データ・マニユアル No.014−000074 前掲の文献は、米国マサチユーセツツ州ウエス
ボロー市のData General社から入手可能な、同
社により製成販売されるNOVA，ECLIPSE
およびマイクロNOVAの各システムに関する
文献の典形例である。これ等文献は、前述の内部
装置のみならず、これに記載されたシステムの他
の種々の特質をも理解するため背景的な情報とし
て有益な情報を含んでいる。 このため、このような装置は、例えば、４つの
選択可能な周波数の１つであるカウンタ・クロツ
ク速度においてクロツク信号を生じるプログラム
可能なタイミング信号を提供する「プログラム可
能な間隔タイマー」（PIT）を含んでもよい。特
定の実施態様においては、例えば、プログラム可
能な間隔タイマーは、周知の分周技術を用いて一
定の1MHzの入力クロツク信号から1MHz，100K
Hz，10KHz又は1KHzのカウンタ・クロツク間隔
を生じるよう構成することができる。システム
Ｉ／Ｏ装置においては、このようなタイマーは、
以下において更に詳細に論述する如く、周波数合
成装置５１から得る1MHzの擬似安定信号に応答
する。 局部装置は又、例えば、システムのクロツク速
度から独立するタイミング・パルスを生成する
「実時間クロツク」（RTC）装置を含むこともで
きる。この実時間クロツクは、４つの選択可能な
周波数の内の１つ、例えば、AC回線周波数又は
10Hz，100Hz又は1000Hzで割込み可能であるが、
後者の３つのクロツクは全て公知の周波数分割法
により1MHzの擬似安定信号から得る。 前記内部装置には、AC電源が停電したかある
いはAC電力が一時的な停電の後回復したこと、
あるいは又起動電流条件が存在することを表示す
る電源モニター・パルスの過度状態を検出する電
源モニター装置をも含む。 システムＩ／Ｏインターフエース装置は又、こ
れを介して直列データが非同期的に供給できる
（例えば、テレタイプ装置等から）適当な入出力
インターフエース・ロジツクをも含み、この入出
力はそれぞれ、適当な有限状態機械（FSM）お
よび制御ロジツク５９と６０を用いる標準的な手
法に従つて制御された方法で、入出力レジスタ５
７と５８からTTIピン５５およびTTOピン５６
を介して供給される。非同期の直列データの端末
入力および端末出力を用いる従来技術の諸装置に
おける如く、端末装置は選択可能なボー速度で作
動できるが、このボー速度は、特定の場合に例え
ば50乃至38400ボーの如き範囲の多くの速度から
選択される。このような目的のため、本システム
においては、ボー速度信号はこれも又周波数合成
装置５１から得た擬似安定の614400Hzのマスタ
ー・ボー速度信号から得られる。この選択された
ボー速度はこれから、非同期の直列データ入出力
操作を用いる従来技術のシステムの周知の手法に
従つて適当なボー速度の選択により得ることがで
きる。 前述の内部装置および端末ロジツクは本システ
ムのＩ／Ｏインターフエース装置１４の進歩性の
一部をなすものではなく、これ以上詳細に説明す
る必要はない。 便宜上、適当なランダム・アクセス・メモリー
（RAM）記憶装置６１は、例えば、制御卓操作
を行う時使用できる一時記憶スペースを提供する
ためシステムＩ／Ｏインターフエース装置にも存
在し得る。この記憶装置は、望ましい制御卓に用
いるため適当なサイズの記憶スペースを提供する
よう形成できる周知のRAMタイプのものであ
る。例えば、ある特定の実施態様はこの目的のた
めの選択された数の16ビツト・ワードを記憶する
ことが可能である。このため、RAM装置６１
は、システムＩ／Ｏインターフエース装置１４の
進歩性の一部を構成せず、これ以上詳細に説明す
る必要はない。更に、前述のECLIPSEおよび
マイクロNOVAについての文献に説明した如
き用途のマスク不能割込み（NMI）レジスタ６
２も又システムＩ／Ｏインターフエース装置１４
の一部をなすが、その進歩性の一部をなすもので
はなく、これ以上詳細に説明する必要はない。 アドレスおよびデータは、システムＩ／Ｏイン
ターフエース装置１４において物理的なアドレ
ス／データ（PADS）ピン６３で与えられた16ビ
ツト・ワード（０〜１５）の形態でシステ
ム・バス１１に関して出入りするように供給され
る。適当なドライバ兼マルチプレクサ回路６４を
この目的に使用し、システム・バスに関して出入
りするよう転送されるアドレスおよびデータのワ
ードは直接内部バス６６を介し、あるいはこのよ
うなアドレスおよびデータがその転送方向に従つ
てシステムＩ／Ｏインターフエース装置又はシス
テム・バスに対して供給される前にその一時的記
憶のため使用される一時的アドレス／データ・レ
ジスタ６７を介して間接的に、システムＩ／Ｏイ
ンターフエース装置において使用するように内部
のバス６５に供給される。 CPUと、このCPUが通信を欲するＩ／Ｏ装置
との間のアドレスおよびデータの転送に使用しな
ければならないＩ／Ｏバスは、どんなタイプの
Ｉ／Ｏ装置（例えば、ECLIPSEバス１５Ａを
介して通信するECLIPSE装置、マイクロ
NOVAバス１５Ｂを介して通信するマイクロ
NOVA装置、およびシステム・バス１１を介
する他の全ての装置）が含まれるかに従つて異な
る。システムＩ／Ｏインターフエース装置１４
は、どのＩ／Ｏ装置が含まれるか、従つてどの
Ｉ／Ｏバスがインターフエース装置制御部が
CPUに関するこのような転入出を制御できるよ
うにこのデータの転送のため使用されるかを判断
しなければならない。第８図および第８Ａ図、お
よび第８Ｂ図の更に詳細なブロツク図に示される
本発明のシステムに従つて、システムＩ／Ｏイン
ターフエース装置１４は、これが制御する２つの
バス即ちバス１５Ａおよび１５Ｂの選択された一
方にある全ての装置を識別するための論理回路を
含む。このような識別は、前記バスの選択された
１つを適当に「ポーリング」してどの装置がこの
選択されたバス上にあるかについての適当な情報
を記憶することによつて達成することができる。 マイクロNOVAＩ／Ｏバス１５Ｂ又は
ECLIPSEＩ／Ｏバス１５Ａのいずれかを使用
する本発明の特定の実施態様によれば、システム
Ｉ／Ｏインターフエース装置はマイクロNOVA
Ｉ／Ｏバス１５Ｂを「ポール」してどの装置が
このバス上にあるかを判定するように構成されて
いる。適当なマイクロNOVAポール・カウン
タ６２は、システムと共に使用されることが多い
種々の装置を識別する予期される各装置コード・
ワードを与え、前記の装置コード・ワードは、例
えば、ポール・カウンタ６８から「下位のバイ
ト」（バイトが８ビツト）のシフト・レジスタ６
９を介して第８Ａ図においてIOD２として表示さ
れる出力マイクロNOVAバス・ピン７０に対
して、マイクロNOVAＩ／Ｏバス１５Ｂに与
えられる６ビツトの装置コードである。この６ビ
ツトの装置コードは、ポーリング・プロセスにお
いてシフトレジスタ（Ｓ／Ｒ）６９に対して並列
に供給され、更にシフト・レジスタ６９からマイ
クロNOVAバスに対して直列に供給される。 マイクロNOVAバス１５ＢにおけるCPUと
通信するマイクロNOVAＩ／Ｏ装置がその識
別のため装置コード信号により質疑される時、も
し特定の装置コードと整合する装置がマイクロ
NOVAバスに存在するならば、これ等の装置
はピン７１における識別可能な戻りＩ／Ｏクロツ
ク（IOCLK）信号をマイクロNOVA有限状態
機械兼制御ロジツク７２に与える。このような操
作は、もしこれ等の装置が装置コードにより質疑
されるならば、この識別可能なＩ／Ｏクロツク信
号が存在しないECLIPSEバス１５Ａ上の諸装
置とは対照をなす。このような対照的な操作の故
に、マイクロNOVA装置は「ポール」されて、
マイクロNOVAバス１５Ｂ上のそれ等の存在
およびシステムＩ／Ｏインターフエース装置１４
に保持されるそれ等の存在の記録について判定を
行うことができる。 このように、マイクロNOVAバス上の特定
のＩ／Ｏ装置からのピン７１における信号
IOCLKの受取りの状態は、マイクロNOVA有
限状態機械兼制御ロジツク装置７２における制御
ロジツクに与えられる。このロジツクは、マイク
ロNOVAポール・レジスタ７３に与えられる
マイクロNOVA存在信号（屡々μNEXSTと呼
ぶ）を生成して、このような装置コードを有する
Ｉ／Ｏ装置がマイクロNOVAバス上に存在す
ることを表示する。 例えば、マイクロNOVAポール記憶レジス
タ７３は64ビツトのレジスタであり、各ビツトは
特定の装置コードと対応する（特定の実施態様で
は、マイクロNOVAバス上に存在し得る64迄
の可能なマイクロNOVA装置がある）。もし質
疑された指定の装置を表わす６ビツトの装置コー
ドがマイクロNOVAポール・カウンタ６８か
らこれに対する入力側に与えられるならば、これ
と関連する特定ビツトは、μNEXST信号がその
ように生成されるかどうかに従つて、マイクロ
NOVAバス上のこのような装置の存否を表示
する状態に置かれることになる。従つて、全ての
装置コードがポールされた時、マイクロNOVA
ポール・レジスタ７３はマイクロNOVA
Ｉ／Ｏバス１５Ｂ上にある全装置の存在について
の情報を含む。 マイクロNOVAバスのポーリングは最初
「始動」時に実施され、例えば、特定の実施態様
における64個の可能性のある装置の完全な組はシ
ステム全体が作動状態に置かれる前に、１つの全
ポーリング時間間隔においてポールされる。も
し、例えば、各装置のポーリングが10マイクロ秒
又はそれ以下かかるとすれば、全ポーリングは
600乃至700マイクロ秒内に実施可能である。一た
んシステムがオペレーシヨン状態に入れば、ポー
ル・ストアの更新は、前に存在しない如くに表示
された装置がON状態になり前に存在する如くに
表示された装置がOFFになる時に達成可能であ
る。このような更新されたポーリングが100Hzの
速度で行うことができ、１つの装置は0.01秒毎に
ポールされる（全装置の完全な更新ポーリング
は、例えば、0.6乃至0.7秒毎に生じる）。 ある場合にはある装置がON状態に切換えら
れ、従つてマイクロNOVAバス上に存在し得
るが、ポール・ストアはその存在を表示しない
（この装置が最後の更新ポールの後回線上に存在
するため、このような装置に対する更新は未だ発
生しない）。もし、このような条件下でこの装置
が割込み操作を要求するならば、割込み要求自体
がこの装置の存在を表示し、マイクロNOVA
ポール・レジスタは、これにμNEXST信号を与
えるマイクロNOVA有限状態機械ロジツクに
おける適当なゲート作用によつて自動的に更新さ
れる。 マイクロNOVAＩ／Ｏバス上に存在するも
のとは識別されないがシステムと通信関係にある
全ての装置は、排除プロセスにより、ECLIPSE
Ｉ／Ｏバス１５Ａ又はシステム・バス１１のい
ずれかに存在することになる。明らかなように、
飛越しレジスタ７４はECLIPSEENABLEおよ
び（又は）マイクロNOVAENABLEが提供さ
れるように構成される。その存否は、飛越しレジ
スタ７２の状態により反映される適当な「飛越
し」接続の存否によつて制御される。下表は関与
する各装置を識別するための諸条件を要求するも
のである。即ち、

【表】 いずれの飛越し接続も使用可能状態にない第１
の条件においては、識別可能な唯一の装置は「シ
ステム」の諸装置である。ECLIPSEジヤンパ
ーが使用可能状態となつてもマイクロNOVA
ジヤンパーがそうでない場合、システムは
ECLIPSEタイミング信号（「Ｅ」として示す）
を生じるが、インターフエース装置１４は諸装置
がECLIPSE又はシステムの装置であるかにつ
いては判定しない。マイクロNOVAジヤンパ
ーが使用可能な状態になるもECLIPSEジヤン
パーはそうでない場合は、マイクロNOVAお
よびシステムの装置は共に識別可能である。両方
のジヤンパーが使用可能状態にある場合は、マイ
クロNOVA装置は識別可能であるがシステ
ム・インターフエース装置はこれ等装置が
ECLIPSEかシステムの装置であるかについて
は判定しない（ECLIPSEタイミング信号は生
成される）。従つて、このポーリング法は、シス
テムＩ／Ｏインターフエース装置１４が特定の
Ｉ／Ｏ装置がマイクロNOVAＩ／Ｏバスか他
のバスの１つのいずれかにおいて通信されねばな
らないかの判定を行うことを許容する。もしマイ
クロNOVA装置がマイクロNOVAバス上に
存在するならば、その存在は、マイクロNOVA
センサー信号μNSNSRを提供するマイクロ
NOVAポール記憶装置７３によつて表示され
てマスター制御有限状態機械７５の動作を修飾
し、その結果その次の操作状態が必要な制御信号
を与えてマイクロNOVA操作に対するマイク
ロNOVA有限状態機械７３の動作を制御する。 ポーリング・プロセスを実行するための制御信
号は第８Ｂ図に示される。下位バイト・シフトレ
ジスタ６９はマイクロNOVAFSM７２による
信号LOAD POLL COUNTERの付加時に装置
コードでロードされ、ポール・カウントはポー
ル・カウンタを増分するポール・カウント信号
PLWCで始まる。上位バイト・シフトレジスタ
は、信号LOADINSTの付加時にシステムに対し
て殆んど効果を及ぼさないように選択することが
できる適当な命令（例、全てのレジスタにおける
データが変化しない状態を維持するIOSKP命令
等）でロードされる。もし戻り信号IOCLKがピ
ン７１において受取られるならば、信号
μNEXSTはマイクロNOVAFSM７２により存
続させられ、この信号は、ポール・ストア７３の
アドレス・ラツチに与えられる装置コードと共
に、関与する特定の装置の存在の表示を行う。完
全なポール・カウントが例えば始動のため完了し
た時、ポール・カウンタ６８により信号
POLDNEがマイクロNOVAFSM７３に与え
るため付加される。 信号PLWRは、割込確認信号を付加すること
によつてCPUが１つの装置による割込み要求を
確認する時、この装置による「割込み」と同時に
使用される。適当な割込み確認信号の付加時に、
この装置自体が、その装置コードおよびマスター
制御PSMによる信号PLWRのポール・ストアに
対する提供を経て、ポール・ストアを更新する。 ポール・ストア読出し操作においては、信号
ADRENが生じると、もしＩ／Ｏ命令が存在する
ならば、ポール・ストアが装置コードによつてア
クセスされる。この時ポール・ストアは、もし存
在するならばマスター制御FSMに対して信号
μNEXSTを提供する。 100Hz入力カウンタ信号により決定される如き
100Hzの速度においてポール更新要求信号
（μPUR）がマスター制御FSM７５から提供され
る。 所要のマイクロNOVA命令レジスタ兼復号
ロジツク７６と、マイクロNOVAバス・ピン
７８（IOD１）における上位バイト・データを提
供するマイクロNOVA上位バイト・レジスタ
７７も又、データをバス６５およびマイクロ
NOVAシフター６９，７７に関して当技術にお
いて既に周知の標準的なマイクロNOVA操作
に従つて入出させるためのＤ−レジスタ７９と共
に、第８Ａ図および第８Ｂ図に示される。マイク
ロNOVAFSM兼制御論理装置７２およびマス
ター制御FSM兼制御論理装置７５に対する特定
のロジツクはそれぞれ第９図および第１０図に示
される。ポール・カウンタ６８およびシフトレジ
スタ６９，７７は第１１図に示され、ポール・ス
トア・レジスタ７３は第１２図に示される。 システムＩ／Ｏインターフエース装置１４は１
つ以上の入力システム・クロツク周波数において
作動することが可能なように構成され、従つてシ
ステム・クロツクが全ての操作に対して１つの固
定周波数を維持することは予期されないシステム
と共に使用することが可能である。周波数合成装
置５１は、複数の異なる選定された入力周波数の
１つに応答してインターフエース装置の内部装置
の操作のため必要な所要の内部クロツク周波数
と、非同期の端末システムの操作のための所要の
マスター・ボー速度信号を生じるように設けられ
る。特定の実施態様においては、例えば、内部ク
ロツク信号は、内部即ち局部装置（前述の如き
PITおよびRTC装置）の適正な作動を生じるた
めの1MHzの実質的に一定の周波数と、非同期の
端末入出力ロジツクに対する実質的に一定のマス
ター・ボー速度信号から得る実質的に一定に選択
されたボー速度を持たねばならない。 このような周波数合成のための独特の構成を第
１３図に示すが、これは例えば1MHz信号を生成
のための構成の更に詳細なブロツク図である。そ
の特定の実施態様においては、周波数合成装置５
１に対する選定された入力クロツク信号のクロツ
ク速度は、300乃至600ナノ秒（NS）の範囲内で
変化するクロツク周期を有する８つの異なるクロ
ツク信号（第１４図のチヤート参照）の１つでよ
い。例えば、特定の実施態様においてはクロツク
周期Ｔが３００，３２５，３５０，３７５，４０
０，４５０，５００および６００NSの８つの異
なる信号が使用される。入力周波数は、８つのク
ロツク速度のどれを周波数合成器に対して与える
ためラツチされねばならないかを識別するクロツ
ク速度ラツチ兼復号ROM８０に与えられる３ビ
ツトの入力信号（バス・ビツト９，１０，１
１として示す）によつて入力周波数が識別され
る。このようにラツチされる選択されたクロツク
速度は、高カウント位置および分解ROM８１
と、分母選定ROM８２と、高低整数選択ROM
８３とに対して与えられる。その機能については
第１４図のチヤートに関して説明された事例の助
けにより更によく理解することができる。このよ
うなチヤートは、８つの異なる入力クロツク信号
の各々に対する擬似安定の1.0MHz出力クロツク
を生成するための前述の周波数合成技術の一例を
示している。図から判るように500NSクロツク信
号を除いて、関与する８つの周波数の各々に対す
るクロツク周期は所要の1.0MHz信号に対するク
ロツク周期の非偶数倍数である。例えば、350NS
のクロツク周期を有する入力クロツク信号は、
1.0MHz信号の全1000NSクロツク周期の２6/7周
期を完了する。このように、350NS入力クロツク
信号の２6/7クロツク・パルス毎に、1.0MHzの出
力クロツク信号に対して１つのクロツク・パルス
が生成されねばならず、即ち20の入力クロツク・
パルスに対して７つの出力クロツク・パルスが生
成される。 第１４図のチヤートは、入力クロツク信号の
各々と関連する分解算法を示す。同図から判るよ
うに、入力クロツク・パルスのグループは反復可
能な即ちリサイクル時間間隔にわたつて生成さ
れ、各グループのパルス数は２つの数の１つとな
るように選択される。このように、350NSの周期
を有する入力クロツク信号においては、３つのパ
ルス（高カウント）又は２つのパルス（低カウン
ト）を有する７つのグループの入力パルスが使用
される。高カウントのグループの位置は、算法の
文字を付した欄に従つて「高カウント位置」欄に
より示される。このため、高カウント（３パル
ス）のグループは７つのグループの周期（低カウ
ントのグループは位置Ｃにある）のＡおよびＢ位
置にあり、その結果この７つのグループは下記の
如くとなる。即ち、 3332333 非偶数カウント（即ち、２6/7）が使用される算
法を識別することに注目すべきである。このよう
に、350NS入力カウントに対しては、低／高のカ
ウントは「２」（整数）および「３」（次に高位の
整数）の間で変化する。分数の分子は高カウント
位置のグループの数（即ち、「６」の高カウント
位置グループ）を識別し、分母は屡々リサイクル
期間と呼ぶ位置のグループ（「７」の位置グルー
プ）の合計数を識別する。別の事例として、
300NSのクロツク信号は３3/9のカウントを必要
とし、「３」と「４」の高／低カウントを用い、
「９」（即ち、９グループ）のリサイクル期間（分
数の分母）を用い、このグループの内の３つ（分
数の分子）は「高カウント」のグループである。
３つの高カウントのグループは位置ＢおよびＣに
置かれる。他の算についても同様に説明できる。
第１３図においては、どの入力クロツクRATE
がラツチされたかに従つて、分母選択ROM８２
が適当な分母即ちリサイクル期間を選択し、選択
された分母（即ち、350NSの入力クロツクに対し
ては「７」）はROM８２の４ビツト出力によつ
て識別される。ROM８１は、第１４図のチヤー
トに示される８つの分解算法のどれを使用すべき
かを識別する。ここで説明中の事例においては、
各グループにパルス3332333を有する350NSのパ
ルスの７つのグループを表わす分解算法Ａ・Ｂが
選択される。 各分解算法においては２つのパルス数が各グル
ープにおいて使用されることを留意すべきであ
る。このため、350NSの算法に対しては３パルス
（高カウント）又は２パルス（低カウント）が用
いられ、300NSの算法に対しては４パルス（高カ
ウント）又は３パルス（低カウント）が使用され
る。分解ROM８１は、分母のカウンタ８４から
の各分母カウントについてどのパルス・カウント
（高又は低）が使用されるべきかを有効に判断す
る。このように、350NSクロツクに対しては、分
解ROM８１が、７つの分母カウントの最初の３
つと最後の３つについて高カウント(3)が選択さ
れ、全循環カウンタ周期における中間の分母カウ
ントについて低カウント(2)が選択されることを判
定する。 次に大又は小の整数が８つの小整数選択ROM
８３によつて選択されて、整数カウンタ８５にお
けるどのカウントが７つのグループの各々につい
てこれから１つの出力パルスを与えるためこのよ
うにカウントせねばならないかを識別し（即ち、
このグループが３つの350NSパルス・カウントを
含むかあるいは２つの350NSパルス・カウントを
含むか）、その結果７つのグループ毎に（合計で
20の350NSパルスを構成する）７つの出力パルス
が与えられる。従つて、第１５図のタイミング図
に示される如く、整数カウンタ８５の出力は1M
Hzのクロツク信号であり、即ち7000NS（20×
350NS）毎に出力カウンタ８５が７パルスを生
じ、これは勿論1000NS毎の１パルスに相等する。
450NSの入力クロツクに対する同様な分析を第１
５図に示すが、この分析は８つの入力クロツクの
各々と第１１図のチヤートに示される関連する分
解算法について実施可能である。 350NS入力クロツクについて第１５図に示す如
く、出力信号のパルスのスペースは均等でない
が、各７マイクロ秒（即ち7000ナノ秒）のリサイ
クル期間におけるパルス数は同数となる。このよ
うに、各リサイクル期間においてタイミングの誤
差が生じ得るが、この誤差はその終りには零迄減
少する。350NSのクロツク信号については、リサ
イクル周期において生じる最大誤差は第１５図に
示す如く±150NSであり、このリサイクル周期の
終りにおける誤差は零となる。450NS入力信号に
おいては、最大誤差は300NSであり、9000NSの
リサイクル期間の終りにおいてはこの誤差は零と
なる。全ての入力クロツク信号に対する最大誤差
は第１４図のチヤートに示される。このような誤
差は、1MHzの信号を用いる内部装置の作動に必
要な期間においては重要度は微少であり、その結
果あらゆる実際的な目的においてはこの1MHzの
信号が略々一定の周波数を有する。いずれの場合
もこの最大誤差は関与する入力クロツク信号の期
間より大きくないことに注目すべきである。 前述の周波数合成装置は、システム入力クロツ
ク信号が複数の異なる選択可能な周波数の１つで
ある時でさえ、局部即ち内部装置に対する所要の
マスター・クロツク信号と、非同期の端末操作に
対する所要のマスター・ボー速度信号とを提供す
ることができる非常に適合性の大きなシステム
Ｉ／Ｏインターフエース装置１４を提供する。前
述の如く、周波数合成回路全体は、一方は1.0M
Hzの出力信号他方はマスター・ボー速度出力の、
第１３図に示した汎用装置の実質的な２つのバー
ジヨンを含む。ボー速度選択回路は、必要に応じ
てマスター・ボー速度の整数倍である適当なボー
選定回路によつてマスター・ボー速度から16の異
なるボー速度の内の１つを提供するため使用する
ことができる。マスター・ボー速度を分割して16
の異なる各々のボー速度を得る回路は当業者にと
つては周知である。更に、1MHzのクロツク速度
は又、必要に応じて種々の内部装置に対する
1.0MHzのマスター・クロツク速度の整数の約数
であるクロツク速度を得るため適当に小さく分割
することもできる。614400Hzのスター・ボー速度
から得ることのできるボー速度例と、1.0MHzの
マスター・クロツク信号から得ることのできる局
部カウンタ出力信号（復号カウンタ・クロツク）
例のリストを下に示す。ボー速度 局部カウンタ出力信号 50 1.0MHz 75 100KHz 110 10KHz 134.5 1.0KHz 150 200 300 600 1200 1800 2000 2400 4800 9600 19200 38400 ２レベルのマイクロ修飾法、システム・バス規
則法、Ｉ／Ｏバス・ポーリング法、および周波数
合成法の特定の構成を本考案の特定の実施態様に
ついて本文中に記載したが、本考案はこれに限定
されるものではない。本考案の主旨および範囲内
の変更は当業者により着想されよう。従つて、本
考案は、頭書の特許請求の範囲により規定される
ものを除いて、本文に記載された特定の実施態様
に限定されるものと考えるべきではない。

【図面の簡単な説明】

第１図は本考案によりシステム全体を示すブロ
ツク図、第２図は第１図のシステムの例示的な中
央処理装置（CPU）を示すブロツク図、第３図
は第２図のCPUの垂直方向のシーケンス装置を
示す更に特定的なブロツク図、第４図は第２図の
CPUのマイクロ修飾装置を示す更に特定的なブ
ロツク図、第５図乃至第７図は第１図のシステム
のためのシステム・バス・プロトコールの制御に
役立つ例示的なロジツクを示すブロツク図、第８
図および第８Ａ図は第１図のシステムＩ／Ｏイン
ターフエース装置を示すブロツク図、第８Ｂ図は
第８図および第８Ａ図のシステムＩ／Ｏインター
フエース装置の一部を示す更に特定的なブロツク
図、第９図は第８図および第８Ｂ図のマスター制
御装置の有限状態機械および制御ロジツクを示す
更に特定的なロジツク図、第１０図は第８Ａ図お
よび第８Ｂ図のマイクロNOVA有限状態機械お
よび制御ロジツクを示す更に特定的なロジツク
図、第１１図および第１２図は第８図、第８Ａ図
および第８Ｂ図のマイクロNOVAポーリング・
ロジツクを示す更に特定的なロジツク図、第１３
図は第８図の周波数合成装置を示す更に特定的な
ブロツク図、第１４図は第１３図の周波数合成装
置の操作のため用いられるパージング算法を示す
チヤート、および第１５図は２つの例示的な入力
信号から生じる如き周波数合成装置の出力信号を
示す例示的なタイミング図である。 １０……マイクロプロセサ・チツプ（CPU）、
１１……システム・バス、１２……記憶システ
ム、１３……外部マイクロ制御チツプ（XMC）、
１４……システム入出力インターフエース装置、
１５，１５Ａ……バス、１６……マイクロコー
ド・バス、１７……システムＩ／Ｏ装置、１８…
…バス・トランシーバ、１９……マイクロ命令レ
ジスタ（IR）、２０……プログラム・カウンタ
（PC）レジスタ、２１……レジスタ・フアイル、
２２……演算論理装置（ALU）兼シフター装置、
２３〜２６……内部バス、３１……垂直方向制御
読出し専用メモリー（ROM）、３２……水平方
向制御ROM、３３……垂直方向順序付けロジツ
ク、３４……マイクロ修飾ロジツク、３５……水
平方向復号ロジツク、３９……内部バス、４０…
…復号制御プログラム・ロジツク列（PLA）装
置、４１，４３，４４……内部バス、５０……局
部装置（PIT，RTC 10進カウンタ）、５１……
周波数合成装置兼ボー速度選択装置、５５，５６
……ピン、５７，５８……レジスタ、５９，６０
……有限状態機械（FSM）兼制御ロジツク、６
１……RAM装置、６２……マスク不能割込み
（NMI）レジスタ、６３……物理的アドレス／デ
ータ（PADS）ピン、６４……ドライバ兼マルチ
プレクサ回路、６５……内部Ｕバス、６６……内
部バス、６７……一時的アドレス／データ・レジ
スタ、６８……マイクロNOVAカウンタ、６９
……下位バイトマイクロNOVAシフトレジスタ、
７１……ピン、７２……マイクロNOVA FSM
兼制御ロジツク、７３……マイクロNOVAポー
ル・レジスタ、７４……ジヤンパ・レジスタ、７
５……マスター制御FSM、７６……マイクロ
NOVA命令レジスタ兼復号ロジツク、７７……
マイクロNOVA上位バイトレジスタ、７８……
マイクロNOVAバス・ピン、７９……Ｄレジス
タ、８０……クロツク速度ラツチ兼復号ROM、
８１……高カウント位置兼分解ROM、８２……
分母選択ROM、８３……大小整数選択ROM、
８４……分母カウンタ、８５……整数カウンタ、
１００……垂直方向プログラム・カウンタ装置、
１０１……マルチプレクサ装置、１０２……制御
ロジツク、１０５……入力マルチプレクサ。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) データ処理操作を行うためのマイクロ命令の
   生成を要求するデータ処理システムであつて、
   一つ以上のマイクロ命令を生成する際使用する
   復号されたマイクロ命令を提供するためマクロ
   命令に応答する装置を有する中央処理装置を含
   むデータ処理システムにおいて、 前記中央処理装置が、認識信号に応答して一
   つ以上のマイクロ命令を提供する第１の制御ス
   トア装置を備え、前記マイクロ命令の各々の一
   つ以上の選択されたフイールドは修飾可能であ
   り、 複数個のマイクロ命令部分を提供する第２の
   制御ストア装置を備え、前記第２の複数個のマ
   イクロ命令部分の一つ以上が前記一つ以上のマ
   イクロ命令の前記一つ以上の選択されたフイー
   ルドを修飾するために使用可能な情報を含む修
   飾フイールドを提供し、前記第２の制御ストア
   装置が前記複数個のマイクロ命令部分を発生す
   るために前記復号されたマクロ命令に応答し、 前記第１の制御ストア装置によつて提供され
   た前記一つ以上のマイクロ命令と前記第２の制
   御ストア装置によつて提供された前記一つ以上
   のマイクロ命令部分の修飾フイールドに対応し
   て前記データ処理動作を実施するために修飾さ
   れたマイクロ命令を提供する修飾装置を含むこ
   とを特徴とするデータ処理システム。 (2) 前記複数個のマイクロ命令部分が更に、前記
   修飾された命令を発生するのに使用される連続
   するマイクロ命令部分を少なくとも認識可能な
   情報を含む順序付フイールドを含み、更に、識
   別される連続するマイクロ命令部分をアクセス
   するためのアドレス情報を提供するため前記順
   序付けフイールドに応答する順序付け装置を含
   むことを特徴とする実用新案登録請求の範囲第
   (1)項に記載のデータ処理システム。 (3) 前記複数個のマイクロ命令部が前記第１の制
   御ストア装置によつて提供されるべき前記複数
   のマイクロ命令の一つを選択するための認識信
   号を提供する選択されたフイールドを含むこと
   を特徴とする実用新案登録請求の範囲第(2)項に
   記載のデータ処理システム。 (4) 前記第１の制御ストア装置が読出専用メモリ
   である実用新案登録請求の範囲第(3)項に記載の
   データ処理システム。 (5) 前記第２の制御ストア装置が読出専用メモリ
   である実用新案登録請求の範囲第(3)項に記載の
   データ処理装置。 (6) 前記順序付け装置は、 前記アドレス情報を提供する順序付けプログ
   ラム・カウンタ装置と、 前記順序付けプログラム・カウンタ装置の動
   作を制御する前記マイクロ命令部分の前記順序
   付けフイールド内に含まれた他の情報に応答し
   て発生された選択された制御出力信号を提供す
   る前記第２の制御ストア装置からの複数の入力
   制御信号に応答するマルチプレクサ装置とを備
   えたことを特徴とする実用新案登録請求の範囲
   第(2)項または第(4)項に記載のデータ処理システ
   ム。 (7) 前記修飾装置が、前記第１の制御ストア装置
   によつて提供された前記一つ以上のマイクロ命
   令のそれぞれ選択された一つに各々応答しかつ
   前記第２の制御ストア装置によつて提供された
   前記マイクロ命令部分の前記修飾フイールドの
   それぞれ選択された一つに各々応答する一つ以
   上のマルチプレクサ装置を備え、前記マルチプ
   レクサ装置の各々の出力が前記修飾された出力
   マイクロ命令を形成することを特徴とする実用
   新案登録請求の範囲第(1)項に記載のデータ処理
   システム。