JPS63198441A - Data transmission system - Google Patents
Data transmission systemInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主制御装置と複数の従装置との間でデータ伝送
を行う際のデータ伝送方弐忙関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data transmission method when transmitting data between a main controller and a plurality of slave devices.
（従来の技術）
一般に、主制御装置（以下メインＣＰＵという）から従
装置（以下デバイスＣＰＵという）に複数のデータを伝
送する際、メインＣＰＵがらまず第１のデータをデバイ
スＣＰＵに送出して、デバイスＣＰＵからＫｌのデータ
に対する処理完了報告′ｔ−１（、ステ−タス信号）を
受けると、第２のデータを送出し。(Prior Art) Generally, when transmitting a plurality of data from a main control device (hereinafter referred to as main CPU) to a slave device (hereinafter referred to as device CPU), first data is sent from the main CPU to the device CPU, Upon receiving the processing completion report 't-1 (status signal) for the data of Kl from the device CPU, it sends out the second data.
以後同様にしてステータス信号を受けて次のデータを送
出している。Thereafter, the next data is sent out in the same manner upon receiving the status signal.
また、複数のデータをメインＣＰＵから複数のデバイス
ＣＰＵに対して送出する場合、第１のデバイスＣＰＵに
対するデータ伝送が完了した後、順次第２、第３．・・
・のデバイスＣＰＵに対するデータ伝送を行っている。Furthermore, when transmitting a plurality of data from the main CPU to a plurality of device CPUs, after data transmission to the first device CPU is completed, the second, third, .・・・
・Data is being transmitted to the device CPU.
この際メインＣＰＵからデータを送出すると、タイマー
によってカウントを開始し。At this time, when data is sent from the main CPU, the timer starts counting.
所定の時間経過してもステータス信号が得られない場合
、当該デバイスＣＰＵはエラーであると判定している。If a status signal is not obtained even after a predetermined period of time has elapsed, the device CPU determines that an error has occurred.
ところで、上述のデータ伝送はメインＣＰＵに割込み処
理を発生させて行う。つまシ、メインＣＰＵはまず割込
みレベルで第１のデバイスＣＰＵ Ｋ対して第１のデー
タを送出した後２通常の処理（データ伝送以外の処理、
ペースレベル）にもどシ、予め定められた時間がタイマ
でカウントされると。By the way, the above data transmission is performed by generating an interrupt process in the main CPU. First, the main CPU sends the first data to the first device CPU K at the interrupt level, and then performs normal processing (processing other than data transmission,
Once the predetermined time has been counted by the timer.
再び割込みレベルとなり、この第１のデバイスＣＰＵか
らのステータスを受ける。このステータスがよければ、
第２のデータを送出する。このようにして、第１のデバ
イスＣＰＵに対するデータ伝送が終了すると１次に第２
のデバイスＣＰＵに対して同様にしてデータを送出する
５
（発明が解決しようとする問題点）
ところで、上述の従来のデータ伝送方式では。It becomes interrupt level again and receives the status from this first device CPU. If this status is good,
Send the second data. In this way, when the data transmission to the first device CPU is completed, the data transmission to the first device CPU is completed.
5 (Problem to be Solved by the Invention) By the way, in the above-mentioned conventional data transmission method.
複数のアノ４イスＣＰＵにデータを伝送する際、第１の
デバイスＣＰＵに対するデータ伝送が完了すると。When transmitting data to multiple device CPUs, data transmission to the first device CPU is completed.
次に第２のデバイスＣＰＵにデータ伝送を行っているた
め、つまシ、一つのデバイスＣＰＵに対するデータ伝送
が完了しないと、・他のデバイスＣＰＵに対してデータ
伝送を開始しないから、伝送時間が極めて大きくなると
いう問題点がある。またデータ伝送中にたびたびペース
レベルに戻るから、ひんばんに割込み処理を行わなけれ
ばならないという問題点がある。Next, data is being transmitted to the second device CPU, so if the data transmission to one device CPU is not completed, the data transmission to the other device CPU will not start, so the transmission time will be extremely long. The problem is that it gets bigger. Another problem is that interrupt processing must be carried out frequently because the pace level is frequently returned to during data transmission.
（問題点を解決するための手段） 本発明によるデータ伝送方式は、メインＣＰＵと。(Means for solving problems) The data transmission method according to the present invention is based on the main CPU.
このメインＣＰＵに接続された複数のデバイスＣＰＵと
を備え、メインＣＰＵがデバイスＣＰＵのおのおのと複
数回のデータ伝送を行うデータ伝送システムＫｂいて、
所定の時間を計時するタイマと、デバイスＣＰＵの異常
を示すフラグ情報をデバイスＣＰＵＫ対応させて記憶す
るメモリとを有し、メインＣＰＵは複数のデバイスＣＰ
Ｕに対して順次第１のデータを送出して、タイマをセッ
トする第１の手段ト、ｙ’バイスＣＰＵからのステータ
スを順次受け。A data transmission system Kb includes a plurality of device CPUs connected to the main CPU, and the main CPU performs data transmission multiple times with each of the device CPUs,
The main CPU has a timer that measures a predetermined time and a memory that stores flag information indicating an abnormality of the device CPU in association with the device CPUK.
The first means sequentially sends data 1 to U and sets a timer.
該ステータスが異常であると、デバイスＣＰＵに対応し
てメモリに７ラグ清報を格納し、一方該ステータスが正
常であると、対応するデバイスＣＰＵに第２のデータを
送出する第２の手段と、メモリに前記フラグ情報が格納
されていると、タイマがカウントアツプしているかどう
かを判定する第３の手段とを有し、第３の手段によって
タイマがカウントアツプしていないと判定されると、前
記第２の手段によって再び処理が実行され、一方、タイ
マがカウントアツプしていると、該フラグ情報に対応す
るデバイスＣＰＵをエラーと判定して該エラーのデバイ
スＣＰＵ ｅ実質的に切り離すようにしたことを特徴と
している。If the status is abnormal, a 7-lag report is stored in the memory corresponding to the device CPU, while if the status is normal, the second means sends second data to the corresponding device CPU. , if the flag information is stored in the memory, a third means for determining whether or not the timer is counting up, and if it is determined by the third means that the timer is not counting up; , the process is executed again by the second means, and on the other hand, if the timer is counting up, the device CPU corresponding to the flag information is determined to be an error, and the device CPU of the error is substantially disconnected. It is characterized by what it did.
（実施例） 以下本発明について実施例によって説明する。(Example) The present invention will be explained below with reference to Examples.
まず、第１図を参照して本発明が適用される情報伝送シ
ステムについて説明する。First, an information transmission system to which the present invention is applied will be explained with reference to FIG.
メインＣＰＵ １ カラのコントロールバスｌＢ、７”
−タパス１ｂ、及びアドレスバス１ｃにはメモリ２、タ
イマ３．パスドライバ４．及び選択回路（ｓｅｔｅｃｔ
回路）５が接続され、パスドライバ４からのデバイスＣ
ＰＵデータバス４ａ及びデバイスＣＰＵコントロールバ
ス４ｂにはデバイスＣＰＵ ６１ 。Main CPU 1 empty control bus lB, 7”
- The tapas 1b and the address bus 1c include a memory 2, a timer 3. Path driver 4. and a selection circuit (select
circuit) 5 is connected, and device C from path driver 4
A device CPU 61 is connected to the PU data bus 4a and the device CPU control bus 4b.
６２．６３及び６４が接続されている。一方２選択回路
５はデバイスＣＰＵ選択信号線５ａを介してデバイスＣ
ＰＵ ６１〜６４に接続されている。62, 63 and 64 are connected. On the other hand, the 2 selection circuit 5 selects the device C via the device CPU selection signal line 5a.
Connected to PUs 61-64.
ここで、第２図も参照して、メインＣＰＵ １からデバ
イスＣＰ０６１〜６４に対してデータを送出する際、メ
インＣＰＵ １はアドレス−ぐスＩＣを介してアドレス
信号を送出し、パスドライバ４及び選択回路５を指定す
るとともにコントロールパスｌａを介して制御信号が送
出され、パスドライバ４及び選択回路５が駆動される。Here, referring also to FIG. 2, when sending data from the main CPU 1 to the devices CP061 to 64, the main CPU 1 sends an address signal via the address IC, and the path driver 4 and A control signal is sent through the control path la to designate the selection circuit 5, and the path driver 4 and selection circuit 5 are driven.
選択回路５にはメインＣＰＵ １からデータバス１ｂを
介して指定デバイスＣＰＵデータが送られ、この指定デ
バイスＣＰＵデータに基づいて選択信号を指定デバイス
ＣＰＵデータで指定されたデバイスＣＰＵに送る。一方
、パスドライバ４にはメインＣＰＵ １からデバイスＣ
ＰＵで処理すべきデータが送られ、パスドライバ４はこ
のデータをデバイスＣＰＵデータバス４ａを介して送る
とトモに、デバイスＣＰＵコントロールノぐス４ｂｉ介
して制御信号を送る。Designated device CPU data is sent from the main CPU 1 to the selection circuit 5 via the data bus 1b, and based on this designated device CPU data, a selection signal is sent to the device CPU designated by the designated device CPU data. On the other hand, path driver 4 includes information from main CPU 1 to device C.
Data to be processed by the PU is sent, and when the path driver 4 sends this data via the device CPU data bus 4a, it sends a control signal to Tomo via the device CPU control signal 4bi.
メインＣＰＵ １は指定デバイスＣＰＵデータでまずデ
バイスＣＰＵ ６１ ’ｔ−選択して、パスドライバ４
を介してデバイスＣＰＵ ６１にデータを送る。次Ｋ。Main CPU 1 first selects device CPU 61't- with specified device CPU data, and then passes path driver 4.
The data is sent to the device CPU 61 via. Next K.
指定デバイスＣＰＵデータでデバイスＣＰＵ ６２を選
択して、デバイスＣＰＵ ６２にデータを送る。そして
、このようにして、順次デｔＲイスＣＰＵ ６１〜６４
にデータを送る（ステップ２０１）。デバイスＣＰＵ
６１〜６４にデータの送出が終了すると（ステップ２０
２）、メインＣＰＵ １はアドレスバス１ｃを介して監
視タイマ３を指定し、コントロールパス１ａからの制御
信号によシ、データバス１ｂを介して送られてくる所定
の時間（タイマ値）を監視タイマ３にセットして、計時
を開始する（ステップ２０３）。The device CPU 62 is selected using the designated device CPU data, and the data is sent to the device CPU 62. In this way, the CPUs 61 to 64 are sequentially deactivated.
(step 201). Device CPU
When data transmission is completed in steps 61 to 64 (step 20
2) The main CPU 1 specifies the monitoring timer 3 via the address bus 1c, and monitors a predetermined time (timer value) sent via the data bus 1b according to the control signal from the control path 1a. Set timer 3 and start measuring time (step 203).
デバイスＣＰ０６１〜６４では受信したデータを処理す
ると、所定のステータス情報を送出する。After processing the received data, the devices CP061-64 transmit predetermined status information.
このステータス情報はバスドライバ４を介してメインＣ
ＰＵ １に送られる。メインＣＰＵ １はｊ晒次デバイ
スＣＰ０６１〜６４のステータス報告を受ける。This status information is passed through the bus driver 4 to the main C
Sent to PU 1. The main CPU 1 receives status reports from the next devices CP061-64.
例えば、まず、デバイスＣＰＵ ６１からのステータス
情報を解析して（ステップ２０４）、その結果。For example, first, status information from the device CPU 61 is analyzed (step 204), and the result is analyzed.
良好であれば、デバイスＣＰ０６１に第２のデータを送
出する（ステップ２０５）。一方、ステータス情報が不
良であると、メインＣＰＵ １はアドレスバス１ｃｔ″
介してメモリ２０所定アドレス’ｔ Ｆａ 定シ、コン
トロールパス１ａからの制御信号１ｃ、ｌ：、９゜デー
タバスＩｂ′ｔ−介してデバイスＣＰＵ ６１に対応−
させて、メモリ２にフラグを格納する（ステップ２０６
）。その後、デバイスＣＰＵ Ｇ １〜６４について上
述のステップ２０４〜２０６が終了したかを判断しくス
テラ７’２０７）、終っていなければ。If it is good, the second data is sent to device CP061 (step 205). On the other hand, if the status information is defective, the main CPU 1 uses the address bus 1ct''
Through the memory 20 predetermined address 'tFa, control signals 1c, l:, 9° from the control path 1a correspond to the device CPU 61 through the data bus Ib't.
and stores the flag in memory 2 (step 206
). Thereafter, it is determined whether steps 204 to 206 described above have been completed for devices CPU G 1 to G 64 (Stella 7' 207), and if not.
同様の処理を行う。Perform similar processing.
デバイスＣＰＵ ６１〜６４のステータス情報に対する
処理が終了すると、メインＣＰＵ １はメモリ２にフラ
グ情報がセットされているかどうかを調べ（ステラ：７
’２０８）、フラグ情報がセットされて騒ると２次に監
視タイマ３がカウントアツプしているかどうかを調べる
（ステップ２０９）。ソノ結果、監視タイマ３がカウン
トアツプしていなければ、セットされたフラグ情報に対
応するデバイスＣＰＵに対してステラｆ２０４〜２０８
を実行する。一方、監視タイマ３がカウントアツプして
いれば、セットされたフラグ情報に対応するデバイスＣ
ＰＵ全エラーとして実質的にシステムから切り放す。ス
テップ２０８でフラグ情報がセットされていなければ、
処理を終了する〇
上述の実施例では、４台のデバイスＣＰＵｔ−備よる伝
送システムについて説明したが、複数台のデバイスＣＰ
Ｕを備えるシステムについても同様である。また、上述
の実施例では第１及び第２のデータをデバイスＣＰＵに
対して送る場合についても同様に行えばよい。When the processing of the status information of the device CPUs 61 to 64 is completed, the main CPU 1 checks whether the flag information is set in the memory 2 (Stella: 7
'208), when the flag information is set and a noise is made, it is checked whether the monitoring timer 3 is counting up or not (step 209). As a result, if the monitoring timer 3 has not counted up, Stella f204-208 is sent to the device CPU corresponding to the set flag information.
Execute. On the other hand, if the monitoring timer 3 is counting up, the device C corresponding to the set flag information
It is virtually disconnected from the system as a PU total error. If the flag information is not set in step 208,
End the process〇In the above embodiment, a transmission system equipped with four devices CPUt was described, but a transmission system equipped with multiple devices CPUt
The same applies to the system including U. Furthermore, in the above-described embodiment, the same procedure may be used when transmitting the first and second data to the device CPU.
（発明の効果）
以上説明したように１本発明では、複数台のデバイスＣ
ＰＵに対して順次データを送シ、デバイスＣＰＵからの
ステータス情報に応じて１次のデータを送るかどうかを
決定しているから、従来に比べてデータ伝送時間を短縮
できるという効果がある。(Effects of the Invention) As explained above, in the present invention, a plurality of devices C
Since data is sent sequentially to the PU and whether or not to send the primary data is determined depending on the status information from the device CPU, the data transmission time can be reduced compared to the conventional method.
第１図は本発明が適用されるデータ伝送システムを示す
図、第２図は主制御装置（メインＣＰＵ ）の制御を示
す流れ図である。
１・・・メインＣＰＵ 、 ２・・・メモリ、３・・・
タイマ、４・・・バスドライバー、５・・・選択回路、
６１〜６４・・・デバイスＣＰＵ 。
第１図
第２図FIG. 1 is a diagram showing a data transmission system to which the present invention is applied, and FIG. 2 is a flowchart showing control by a main controller (main CPU). 1... Main CPU, 2... Memory, 3...
Timer, 4... bus driver, 5... selection circuit,
61-64...Device CPU. Figure 1 Figure 2
Claims (1)
装置とを備え、該主制御装置が前記従装置のおのおのと
複数回のデータ伝送を行うデータ伝送システムにおいて
、所定の時間を計時する計時手段と、前記従装置の異常
を示すフラグ情報を前記従装置に対応させて記憶する記
憶手段とを有し、前記主制御装置は、前記複数の従装置
に対して順次第１のデータを送出して、前記計時手段を
セットする第１の手段と、前記従装置からのステータス
を順次受け、該ステータスが異常であると、該従装置に
対応して前記記憶手段にフラグ情報を格納し、一方該ス
テータスが正常であると、対応する従装置に第２のデー
タを送出する第２の手段と、前記記憶手段に前記フラグ
情報が格納されていると、前記計時手段がカウントアッ
プしているかどうかを判定する第３の手段とを有し、前
記第３の手段によって前記計時手段がカウントアップし
ていないと判定されると、前記第２の手段によって再び
処理が実行され、一方、前記計時手段がカウントアップ
していると、該フラグ情報に対応する従装置をエラーと
判定して該エラーの従装置を実質的に切り離すようにし
たことを特徴とするデータ伝送方式。1. In a data transmission system comprising a main control device and a plurality of slave devices connected to the main control device, the main control device performs data transmission multiple times with each of the slave devices. The main control device has a timer for measuring time, and a storage device for storing flag information indicating an abnormality in the slave device in correspondence with the slave device, and the main control device sequentially controls one of the plurality of slave devices. A first means for transmitting data to set the timer and a status from the slave device, and if the status is abnormal, flag information is stored in the storage means corresponding to the slave device. and, if the status is normal, a second means for sending second data to the corresponding slave device, and if the flag information is stored in the storage means, the timer means counts up. and a third means for determining whether or not the timer is counting up, and when the third means determines that the timer has not counted up, the second means executes the process again; . A data transmission system characterized in that when the timer counts up, the slave device corresponding to the flag information is determined to be in error, and the slave device in error is substantially disconnected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029881A JP2676609B2 (en) | 1987-02-13 | 1987-02-13 | Data transmission method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029881A JP2676609B2 (en) | 1987-02-13 | 1987-02-13 | Data transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198441A true JPS63198441A (en) | 1988-08-17 |
| JP2676609B2 JP2676609B2 (en) | 1997-11-17 |
Family
ID=12288318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62029881A Expired - Lifetime JP2676609B2 (en) | 1987-02-13 | 1987-02-13 | Data transmission method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676609B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108138A (en) * | 1980-01-31 | 1981-08-27 | Hitachi Ltd | Monitor system for computer system |
| JPS57191757A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Trouble reporting system for multiprocessor system |
| JPS6165354A (en) * | 1984-09-07 | 1986-04-03 | Hitachi Ltd | Detecting system of troubled processor |
-
1987
- 1987-02-13 JP JP62029881A patent/JP2676609B2/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2676609B2 (en) | 1997-11-17 |
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