JPS63185211A - モノリシツクマイクロ波増幅器 - Google Patents
モノリシツクマイクロ波増幅器Info
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- JPS63185211A JPS63185211A JP1601587A JP1601587A JPS63185211A JP S63185211 A JPS63185211 A JP S63185211A JP 1601587 A JP1601587 A JP 1601587A JP 1601587 A JP1601587 A JP 1601587A JP S63185211 A JPS63185211 A JP S63185211A
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- Japan
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- resistor
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000003321 amplification Effects 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（韮条上の利用分野）
本発明は七ノリノックマイクロ波地幅器の利得制岬回路
に関する。
に関する。
（従来の技術）
近年マイクロ波固体回路ではＧ ａ Ａ ｓ等の半絶縁
性基板上に入出力整合回路やＦ Ｅ ’１’等の半導体
素子を一体化するモノリンツクマイクロ波集積回路（以
下ＭＭ Ｉ Ｃと称する）技術が装置の小形化。
性基板上に入出力整合回路やＦ Ｅ ’１’等の半導体
素子を一体化するモノリンツクマイクロ波集積回路（以
下ＭＭ Ｉ Ｃと称する）技術が装置の小形化。
低価格化が実現できるために広く用いられる傾向にある
。特にＭＭＩＣ技術を用いたＶＨＦ帯からＵＨＦ帯をカ
バーする広帯域、低雑音増幅器は、ＣＡＴＶ幹線博幅器
、車載電話用低雑音増幅器や衛星放送屋外受信機用ＩＰ
増幅器等への応用が知られている。これら各種の用途で
は総合利得を一定に保つために増幅器には利得側（財）
機能が要求されている。
。特にＭＭＩＣ技術を用いたＶＨＦ帯からＵＨＦ帯をカ
バーする広帯域、低雑音増幅器は、ＣＡＴＶ幹線博幅器
、車載電話用低雑音増幅器や衛星放送屋外受信機用ＩＰ
増幅器等への応用が知られている。これら各種の用途で
は総合利得を一定に保つために増幅器には利得側（財）
機能が要求されている。
第４図は従来用いられている利得制御機能付きＭＭＩＣ
増幅器の構成の一例である。第４図に示すように利得制
御機能付きＭＭＩＣ増幅器では、多くの場合利得制呻回
路部１を入力回路部２と出力回路部３の股間に設けてい
る。
増幅器の構成の一例である。第４図に示すように利得制
御機能付きＭＭＩＣ増幅器では、多くの場合利得制呻回
路部１を入力回路部２と出力回路部３の股間に設けてい
る。
ここでマイクロ波信号は入力回路部２に接続した入力端
子４に入力され、入力回路部２を介して利得制御回路部
ＩＫ、供給される。この利得制御回路部１ではオリ得制
御１１４Ｉ電圧供給端子５から供給された制量信号によ
り利得制御回路部１の利得が変化し、種々に増幅された
マイクロ波信号が出力される。さらにこの出力信号は出
力回路部３を介して出力端子６よ多出力される。父、オ
Ｕ侍制（財）回路１、入力回路部２及び出力回路部３に
はドレインバイアス供給端子７．ゲートバイアス供給端
子８からそれぞれドレインバイアス、ゲートバイアスが
供給される。
子４に入力され、入力回路部２を介して利得制御回路部
ＩＫ、供給される。この利得制御回路部１ではオリ得制
御１１４Ｉ電圧供給端子５から供給された制量信号によ
り利得制御回路部１の利得が変化し、種々に増幅された
マイクロ波信号が出力される。さらにこの出力信号は出
力回路部３を介して出力端子６よ多出力される。父、オ
Ｕ侍制（財）回路１、入力回路部２及び出力回路部３に
はドレインバイアス供給端子７．ゲートバイアス供給端
子８からそれぞれドレインバイアス、ゲートバイアスが
供給される。
次に、この利得制御回路部１として従来から用いられる
回路の一例を第５図に示す。第５図に示すように利得制
御回路部はカスコード接続すした２個のＵａＡｓＦＥＴ
（１１，１２）を用い℃いる。すなわち増幅用ＦＥＴＩ
Ｉのドレイン端子と利得制却用ＦＥＴ１２のソース端子
は接続している。父、増幅用ＦＥＴＩＩのゲート端子は
直流阻止用のキャパシタ１３を介して信号入力端子１４
及びゲートバイアス抵抗１５を介してダートバイアス端
子１６にそれぞれ接続している。−力、利得制御用ＦＥ
Ｔ１２のゲート端子は利得制御用のゲートバイアス信号
Ｖｃを供給するゲートバイアス端子１７に接続し、ドレ
イン端子は直流阻止用のキャパシタ１８を介して信号出
力端子１９及びドレインバイアス抵抗２０を介してドレ
インバイアス端子２１にそれぞれ接続している。
回路の一例を第５図に示す。第５図に示すように利得制
御回路部はカスコード接続すした２個のＵａＡｓＦＥＴ
（１１，１２）を用い℃いる。すなわち増幅用ＦＥＴＩ
Ｉのドレイン端子と利得制却用ＦＥＴ１２のソース端子
は接続している。父、増幅用ＦＥＴＩＩのゲート端子は
直流阻止用のキャパシタ１３を介して信号入力端子１４
及びゲートバイアス抵抗１５を介してダートバイアス端
子１６にそれぞれ接続している。−力、利得制御用ＦＥ
Ｔ１２のゲート端子は利得制御用のゲートバイアス信号
Ｖｃを供給するゲートバイアス端子１７に接続し、ドレ
イン端子は直流阻止用のキャパシタ１８を介して信号出
力端子１９及びドレインバイアス抵抗２０を介してドレ
インバイアス端子２１にそれぞれ接続している。
このような構成の回路では、信号入力端子１４へ供給さ
れたマイクロ波信号は増幅用ＦＥＴＩＩにより増幅され
た後、利得制量用Ｆ Ｅ ’１’ １２を介して信号出
力端子１９から出力される。このときゲートバイアス信
号をゲートバイアス端子１７に供給し、利得制御用ＦＥ
Ｔ１２のゲートバイアス電圧を変化させることで、利得
制御用ＦＥＴ１２のドレイン・ソース間電圧が変化する
ために利得を制御することができる。
れたマイクロ波信号は増幅用ＦＥＴＩＩにより増幅され
た後、利得制量用Ｆ Ｅ ’１’ １２を介して信号出
力端子１９から出力される。このときゲートバイアス信
号をゲートバイアス端子１７に供給し、利得制御用ＦＥ
Ｔ１２のゲートバイアス電圧を変化させることで、利得
制御用ＦＥＴ１２のドレイン・ソース間電圧が変化する
ために利得を制御することができる。
しかしながら第４図、第５図に示した構成のＭＭ Ｉ
Ｃ増幅器では、ドレインバイアス用電源以外に利得制御
用のバイアス電源が必要となるため、装置が複雑になり
発振等を起こしたり、電源変動により動作が不安定圧な
る恐れがあった。又、利得制御用のバイアス電源とゲー
トバイアス端子１７との距離が長くなると、寄生インダ
クタンスが生じて利得制御用ＦＥＴのゲートの負荷イン
ピーダンスが変化するので、増幅器の動作が不安定とな
る欠点も生じた。
Ｃ増幅器では、ドレインバイアス用電源以外に利得制御
用のバイアス電源が必要となるため、装置が複雑になり
発振等を起こしたり、電源変動により動作が不安定圧な
る恐れがあった。又、利得制御用のバイアス電源とゲー
トバイアス端子１７との距離が長くなると、寄生インダ
クタンスが生じて利得制御用ＦＥＴのゲートの負荷イン
ピーダンスが変化するので、増幅器の動作が不安定とな
る欠点も生じた。
（発明が解決しようとする問題点９
以上述べたように従来のモノリシックマイクロ波増幅器
では、利得を制御するための電源が必要であり、このた
めに装置が複雑になるので発振等が生じたり動作が不安
定になって性能が低下してしまう恐れが生じた。
では、利得を制御するための電源が必要であり、このた
めに装置が複雑になるので発振等が生じたり動作が不安
定になって性能が低下してしまう恐れが生じた。
そこで本発明ではこのような欠点を除去し、動作の安定
したモノリシックマイクロ波増幅器を提供することを目
的とする。
したモノリシックマイクロ波増幅器を提供することを目
的とする。
〔発明の構成」
（問題点を解決するための手段）
上記目的を達成するために本発明の増幅器では、カスコ
ード接続されたＦ Ｅ Ｔの増幅用Ｆ’ＥＴのソース端
子と接地間に第１の抵抗及び第１のキャパ／りを接続し
、利得制御用ＦＥＴのゲート端子と接地間に第２のキャ
パシタと可変抵抗器とを接続する。さらに利得制呻用Ｆ
ＥＴのゲート端子及びドレイン端子はそれぞれ第２の抵
抗及びドレインバイアス抵抗を介し℃電源供給端子に接
続することにより構成する。
ード接続されたＦ Ｅ Ｔの増幅用Ｆ’ＥＴのソース端
子と接地間に第１の抵抗及び第１のキャパ／りを接続し
、利得制御用ＦＥＴのゲート端子と接地間に第２のキャ
パシタと可変抵抗器とを接続する。さらに利得制呻用Ｆ
ＥＴのゲート端子及びドレイン端子はそれぞれ第２の抵
抗及びドレインバイアス抵抗を介し℃電源供給端子に接
続することにより構成する。
（作用）
本発明のＭＭＩＣ増幅器では利得制御用ＦＥＴのゲート
端子には第２の抵抗と可変抵抗によシミ源供給端子から
利得制御用電圧が供給される。又可変抵抗器の抵抗値を
変化させ、利得制舞用ＦＥＴのゲート端子に供給される
ゲート電圧を変化させると、増幅用Ｆ Ｅ Ｔのソース
端子に接続した第１抵抗により利得制御用ＦＥＴのドレ
イン・ソース間電圧が変化する。すなわち、増幅用ＦＥ
Ｔで増幅されたマイクロ波信号をま第１」得制（財）回
路により利得制御が行なわれて出力される。
端子には第２の抵抗と可変抵抗によシミ源供給端子から
利得制御用電圧が供給される。又可変抵抗器の抵抗値を
変化させ、利得制舞用ＦＥＴのゲート端子に供給される
ゲート電圧を変化させると、増幅用Ｆ Ｅ Ｔのソース
端子に接続した第１抵抗により利得制御用ＦＥＴのドレ
イン・ソース間電圧が変化する。すなわち、増幅用ＦＥ
Ｔで増幅されたマイクロ波信号をま第１」得制（財）回
路により利得制御が行なわれて出力される。
したがって、オｌＪｈ制抑用ＦＥＴのゲート端子へ供給
する制量信号を供給する電源を耕たに設ける必要がなく
装置の構成を簡単にすることができる。
する制量信号を供給する電源を耕たに設ける必要がなく
装置の構成を簡単にすることができる。
（実施例）
以下本発明の一つの実施例を図面を参照して説明する。
本発明のモノリンツクマイクロ波増幅器は利得制御回路
を改良したものであり、入力回路部や出力回路部あるい
はそれらと利得制却回路との接続（ま第４図に示した従
来のモノリシックマイクロ波増幅器と同様である。第１
図は本発明に係る利得制御回路を示したものであり、第
５図の従来の利得制却回路と共通する部分には同一の番
号を付した。
を改良したものであり、入力回路部や出力回路部あるい
はそれらと利得制却回路との接続（ま第４図に示した従
来のモノリシックマイクロ波増幅器と同様である。第１
図は本発明に係る利得制御回路を示したものであり、第
５図の従来の利得制却回路と共通する部分には同一の番
号を付した。
第１図に示すように利得制御回路は、カスコード接続さ
れた２個の１’ Ｅ Ｔの第１のＦ Ｅ Ｔ （以下増
幅用Ｆ Ｅ Ｔと称する）１１のゲートｆｉ子は直流阻
止用キャパシタ１３を介して入力端子１４及び抵抗３１
を介して接地端子とそれぞれ接続している。又、増幅用
ＦＥＴＩＩのソース電極は並列に接続された抵抗３２と
バイパス用キャパ７夕３３を介して接地している。
れた２個の１’ Ｅ Ｔの第１のＦ Ｅ Ｔ （以下増
幅用Ｆ Ｅ Ｔと称する）１１のゲートｆｉ子は直流阻
止用キャパシタ１３を介して入力端子１４及び抵抗３１
を介して接地端子とそれぞれ接続している。又、増幅用
ＦＥＴＩＩのソース電極は並列に接続された抵抗３２と
バイパス用キャパ７夕３３を介して接地している。
一力、カスコード接幌された第２０ＦＥＴ（以下オリ得
制岬用ＦＥＴと称する）１２のゲート端子は外部に設け
られる可変抵抗器３４を介して接地端子及び抵抗３５を
介してドレインバイアス端子２１にそれぞれ接続してい
る。父、オｌｌ得制御用ＦＥＴ１２のドレイン端子はド
レインバイアス抵抗２０を介してドレインバイアス端子
及び直流阻止用コンデンサ１８を介して出力端子１９に
それぞれ接続している。
制岬用ＦＥＴと称する）１２のゲート端子は外部に設け
られる可変抵抗器３４を介して接地端子及び抵抗３５を
介してドレインバイアス端子２１にそれぞれ接続してい
る。父、オｌｌ得制御用ＦＥＴ１２のドレイン端子はド
レインバイアス抵抗２０を介してドレインバイアス端子
及び直流阻止用コンデンサ１８を介して出力端子１９に
それぞれ接続している。
以上の構成のモノリンツクマイクロ波増幅器では、入力
回路部を逍つ℃入力端子１７に供給した入力信号は増幅
用Ｆ Ｅ Ｔ １１で増幅された後、利得制御用ＦＥＴ
１２のソース端子に供給する。
回路部を逍つ℃入力端子１７に供給した入力信号は増幅
用Ｆ Ｅ Ｔ １１で増幅された後、利得制御用ＦＥＴ
１２のソース端子に供給する。
入端子２１から制（財）用電圧が供給される。ここで、
可変抵抗器３４の抵抗値を変化させることにより利得側
（財）用ＦＥＴ１２のゲート端子罠供給されるゲート電
圧が変化し、文壇幅用ＦＥＴＩＩのソース端子には抵抗
３２が接続されるので、利得制御用ＦＥＴ１２のドレイ
ン・ソース間電圧が変化して利得制御用ＦＥＴ １２の
ドレイン端子かう出力されるマイクロ波信号は変化する
。したがつ℃、従来便用されていた利得制御用の電源が
不要になる。
可変抵抗器３４の抵抗値を変化させることにより利得側
（財）用ＦＥＴ１２のゲート端子罠供給されるゲート電
圧が変化し、文壇幅用ＦＥＴＩＩのソース端子には抵抗
３２が接続されるので、利得制御用ＦＥＴ１２のドレイ
ン・ソース間電圧が変化して利得制御用ＦＥＴ １２の
ドレイン端子かう出力されるマイクロ波信号は変化する
。したがつ℃、従来便用されていた利得制御用の電源が
不要になる。
なお、利得制御用ＦＥＴ１２のゲート端子には尚周波を
短絡させるためにキャパシタ３６を接続しているが、可
変抵抗器３４．抵抗３５を抵抗値が１〜４にΩのものを
使用することにより、キャパシタ３６の値は３〜５ＰＦ
に設計すれば高周波では充分低インヒーダンスとなりキ
ャパシタ３６の小形化を図ることができる。父、増幅用
ＦＥＴ１１のゲート端子に接続されるゲートバイアス用
抵抗３１を接地することによりゲートバイアス電源が不
要になる。
短絡させるためにキャパシタ３６を接続しているが、可
変抵抗器３４．抵抗３５を抵抗値が１〜４にΩのものを
使用することにより、キャパシタ３６の値は３〜５ＰＦ
に設計すれば高周波では充分低インヒーダンスとなりキ
ャパシタ３６の小形化を図ることができる。父、増幅用
ＦＥＴ１１のゲート端子に接続されるゲートバイアス用
抵抗３１を接地することによりゲートバイアス電源が不
要になる。
ところで、可変抵抗器３４を変化させて増幅用ＦＥＴの
利得を制御する場合、可変抵抗器３４の抵抗値が高周波
短絡用キャパシタ３６のインピーダンスより小さくなり
、可変抵抗器３４と利得制御用ＦＥＴ１２のゲート端子
との距離が長くなるとＭＭＩＣ増幅器の動作が不安定と
なることがある。この問題を解決するために本発明の他
の実施例を第２図に示す。
利得を制御する場合、可変抵抗器３４の抵抗値が高周波
短絡用キャパシタ３６のインピーダンスより小さくなり
、可変抵抗器３４と利得制御用ＦＥＴ１２のゲート端子
との距離が長くなるとＭＭＩＣ増幅器の動作が不安定と
なることがある。この問題を解決するために本発明の他
の実施例を第２図に示す。
すなわち、第２図は第１図に示した不発明の第１の実施
例において、利得制御用Ｆ Ｅ Ｔ １２のゲート端子
に抵抗４１を介して可変抵抗器３４゜抵抗３５．高尚ｖ
短絡用キャバンタ３６を接続し、父、ゲート端子には一
端が接地されたキャパシタ４２を接続している。
例において、利得制御用Ｆ Ｅ Ｔ １２のゲート端子
に抵抗４１を介して可変抵抗器３４゜抵抗３５．高尚ｖ
短絡用キャバンタ３６を接続し、父、ゲート端子には一
端が接地されたキャパシタ４２を接続している。
このような構成にすることにより可変抵抗器３４の抵抗
値の変化に関係なくゲートの終端条件が一定になり、可
変抵抗器３４の抵抗値が小さくなっても抵抗４１により
利得制間用壬’ＥＴ１２のゲート側インピーダンスはほ
ぼ一定となってＭＭＩＣ増幅器を安定に動作させること
ができる。
値の変化に関係なくゲートの終端条件が一定になり、可
変抵抗器３４の抵抗値が小さくなっても抵抗４１により
利得制間用壬’ＥＴ１２のゲート側インピーダンスはほ
ぼ一定となってＭＭＩＣ増幅器を安定に動作させること
ができる。
又、第１図のＭＭＩＣ増幅器の利得制御回路において２
個のＰＥＴ（１１，１２）のかわりにデデュアルゲ−）
ＦＥＴを使用し又もよい。すなわち、デュアルグー）Ｆ
ＥＴの第１のゲート端子。
個のＰＥＴ（１１，１２）のかわりにデデュアルゲ−）
ＦＥＴを使用し又もよい。すなわち、デュアルグー）Ｆ
ＥＴの第１のゲート端子。
ソース端子をそれぞれ増幅用ＦＥＴＩＩのゲート端子、
ソース端子の接続個所に接続し、デュアルゲートＦＥＴ
の第２のゲート端子、ソース端子をそれぞれ利得制量用
１”ＥＴ１２のゲート端子、ドレイン端子の接続個所に
接続した回路を構成することも可能である。
ソース端子の接続個所に接続し、デュアルゲートＦＥＴ
の第２のゲート端子、ソース端子をそれぞれ利得制量用
１”ＥＴ１２のゲート端子、ドレイン端子の接続個所に
接続した回路を構成することも可能である。
第３図にデュアルグー）ＦＥＴ４３を使用したＭＭＩＣ
増幅器の利得制御回路部を示すが、動作は第１図に示し
た２個のＦＥＴを使用した利得制岬回路部と同様であり
、外部に設けた可変抵抗器３４の抵抗値を変化させるこ
とによジオＵ得が変化する。したがつ℃利得変化用の外
部電源を必要とせず、回路の小形化を図ることができる
。
増幅器の利得制御回路部を示すが、動作は第１図に示し
た２個のＦＥＴを使用した利得制岬回路部と同様であり
、外部に設けた可変抵抗器３４の抵抗値を変化させるこ
とによジオＵ得が変化する。したがつ℃利得変化用の外
部電源を必要とせず、回路の小形化を図ることができる
。
以上述べたように本発明によれば、ＭＭＩＣ増幅器の利
得を制峙する場合、ドレインバイアス電源を利用して行
うので、利得を制御するための電源が不必要になり、発
振が起きにくく動作の安定したＭＭＩＣ増幅器を提供す
ることができる。
得を制峙する場合、ドレインバイアス電源を利用して行
うので、利得を制御するための電源が不必要になり、発
振が起きにくく動作の安定したＭＭＩＣ増幅器を提供す
ることができる。
第１図は本発明のＭＭＩＣ増幅器に係る利得制御回路部
を示す回路図、第２図及び第３図は本発明の他の実施例
を示す回路図、第４図（ま従来のＭＭ、 Ｉ Ｃ増幅器
の構成図、第５図は従来の利得制量１４・・・・・・入
力端子、１９・・・・・・出力端子、２１・・・・・・
ドレインバイアス供給端子、３１，３２．３５・・・・
・・抵抗、：３４・・・・・・可変抵抗器、３６・・・
・・・高陶波バイパス用キギパンタ。 代理人 弁理士 則 近 恵 佑 同 竹 花 喜久男
を示す回路図、第２図及び第３図は本発明の他の実施例
を示す回路図、第４図（ま従来のＭＭ、 Ｉ Ｃ増幅器
の構成図、第５図は従来の利得制量１４・・・・・・入
力端子、１９・・・・・・出力端子、２１・・・・・・
ドレインバイアス供給端子、３１，３２．３５・・・・
・・抵抗、：３４・・・・・・可変抵抗器、３６・・・
・・・高陶波バイパス用キギパンタ。 代理人 弁理士 則 近 恵 佑 同 竹 花 喜久男
Claims (2)
- （１）そのゲート端子に入力されるマイクロ波信号を増
幅する第１のＦＥＴと、そのソース端子が前記第１のＦ
ＥＴのドレイン端子に接続し、そのドレイン端子から増
幅されたマイクロ波信号を出力する第２のＦＥＴと、前
記第１のＦＥＴのゲート端子と接地間に接続したゲート
バイアス抵抗と、前記第１のＦＥＴのソース端子と接地
間に接続し、互いに並列接続した第１の抵抗及び第１の
キャパシタと、前記第２のＦＥＴのドレイン端子と電源
供給端子間に接続したドレインバイアス抵抗と、前記第
２のＦＥＴのゲート端子と接地間に接続した可変抵抗器
及び第２のキャパシタと、前記第２のＦＥＴのゲート端
子と前記電源供給端子間に接続した第２の抵抗とを具備
することを特徴とするモノリシックマイクロ波増幅器。 - （２）前記可変抵抗器、第２のキャパシタ及び前記第２
の抵抗が第３の抵抗を介して前記第２のＦＥＴのゲート
端子に接続し、かつ前記第２のＦＥＴのゲート端子と接
地間に第３のキャパシタを接続することを特徴とする特
許請求の範囲第（１）項記載のモノリシックマイクロ波
増幅器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1601587A JPH06101653B2 (ja) | 1987-01-28 | 1987-01-28 | モノリシツクマイクロ波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1601587A JPH06101653B2 (ja) | 1987-01-28 | 1987-01-28 | モノリシツクマイクロ波増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185211A true JPS63185211A (ja) | 1988-07-30 |
| JPH06101653B2 JPH06101653B2 (ja) | 1994-12-12 |
Family
ID=11904745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1601587A Expired - Lifetime JPH06101653B2 (ja) | 1987-01-28 | 1987-01-28 | モノリシツクマイクロ波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101653B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528413A2 (en) * | 1991-08-19 | 1993-02-24 | Matsushita Electric Industrial Co., Ltd. | Gain control circuit and semiconductor device |
| JPH06177681A (ja) * | 1992-12-01 | 1994-06-24 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4239546B2 (ja) * | 2002-10-08 | 2009-03-18 | 日本電気株式会社 | 電子回路 |
-
1987
- 1987-01-28 JP JP1601587A patent/JPH06101653B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528413A2 (en) * | 1991-08-19 | 1993-02-24 | Matsushita Electric Industrial Co., Ltd. | Gain control circuit and semiconductor device |
| EP0528413A3 (en) * | 1991-08-19 | 1993-11-18 | Matsushita Electric Ind Co Ltd | Gain control circuit and semiconductor device |
| US5319318A (en) * | 1991-08-19 | 1994-06-07 | Matsushita Electric Industrial Co., Ltd. | Gain control circuit and semiconductor device |
| JPH06177681A (ja) * | 1992-12-01 | 1994-06-24 | Nippon Telegr & Teleph Corp <Ntt> | 高周波増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101653B2 (ja) | 1994-12-12 |
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