JPS63183484A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
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- JPS63183484A JPS63183484A JP62016833A JP1683387A JPS63183484A JP S63183484 A JPS63183484 A JP S63183484A JP 62016833 A JP62016833 A JP 62016833A JP 1683387 A JP1683387 A JP 1683387A JP S63183484 A JPS63183484 A JP S63183484A
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- 239000011159 matrix material Substances 0.000 title claims description 28
- 239000012769 display material Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 7
- 239000004973 liquid crystal related substance Substances 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 230000007547 defect Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明け、複数のゲート電極線、複数のソース電極線
等よりなるマトリクス型配線を有し、その交差点にＴＦ
Ｔ等のアクティブ素子、画素電極等を構成したＴＦＴア
レイ基板を備え、対向電極基板との間に、液晶等の表示
材料を挾持してなるマトリクス型表示装置に関し、特に
Ｒｅｄｕｎｄａｎｃｙ（冗長性）の付与に関するもので
ある。
等よりなるマトリクス型配線を有し、その交差点にＴＦ
Ｔ等のアクティブ素子、画素電極等を構成したＴＦＴア
レイ基板を備え、対向電極基板との間に、液晶等の表示
材料を挾持してなるマトリクス型表示装置に関し、特に
Ｒｅｄｕｎｄａｎｃｙ（冗長性）の付与に関するもので
ある。
〔従来の技術Ｊ
マトリクス型表示装置の、表示情報量や解像度を向上さ
せる技術として従来から、アクティブマトリクス型の表
示装置が知られており、例えば特開昭５９−５２２８号
公報等がある。
せる技術として従来から、アクティブマトリクス型の表
示装置が知られており、例えば特開昭５９−５２２８号
公報等がある。
これは第５図および第６図にその等価回路および断面図
を示したようｔこ、複数のゲート電極線（υとこのゲー
ト電極線と直交する複数のソース電極線（２）よりなる
マトリクス配線を有し、両電極線（Ｌ）、（２）の各交
差部にＴ Ｐ Ｔ（４）等のスイッチ機能を有するアク
ティブ集子、ドレイン電ｍ（３）、画素電極（５）、お
よびコンデンサー（６）等を形成したＴＦＴアレイ（８
）を有するＴＦＴアレイ基板（９）と、このＴＦＴアレ
イ（８）Ｋ対向する対向電極（１０）を有する対向電極
基板（１１）との間に液晶（７）等の表示材料を挟持し
た構造よりなっている。
を示したようｔこ、複数のゲート電極線（υとこのゲー
ト電極線と直交する複数のソース電極線（２）よりなる
マトリクス配線を有し、両電極線（Ｌ）、（２）の各交
差部にＴ Ｐ Ｔ（４）等のスイッチ機能を有するアク
ティブ集子、ドレイン電ｍ（３）、画素電極（５）、お
よびコンデンサー（６）等を形成したＴＦＴアレイ（８
）を有するＴＦＴアレイ基板（９）と、このＴＦＴアレ
イ（８）Ｋ対向する対向電極（１０）を有する対向電極
基板（１１）との間に液晶（７）等の表示材料を挟持し
た構造よりなっている。
第７図は従来のＴ Ｆ Ｔアレイ（８）の構成を説明す
るための図であり、表示部の画素構成を部分的に示した
ものである。表示の基本単位となる一廠は、各々−木の
ゲート電極線（１）、ソース電極線（２）よりなるマト
リクス状の電極配線、Ｔ Ｐ Ｔ （４） 、及び画素
型＃！、（５）等より構成されている。
るための図であり、表示部の画素構成を部分的に示した
ものである。表示の基本単位となる一廠は、各々−木の
ゲート電極線（１）、ソース電極線（２）よりなるマト
リクス状の電極配線、Ｔ Ｐ Ｔ （４） 、及び画素
型＃！、（５）等より構成されている。
［発明が解決しようとする問題点］
従来のマトリクス型表示装置（１２）に用いられるＴＦ
Ｔアレイ（８）は上述の如く構成されており、ソース電
極線（２）、ゲート電極線（１）等の各電極配線の断線
、マトリクス状に立体的に配線されるゲート電極線（１
）、ソース電極線（２）よりなるマトリクス配線の特に
両電極線（１）、（２）の交差部等での面配線の断線と
短絡、及びＴＦＴ（４）の断線、短絡、特性不良、等に
よる各種の欠陥に対し、Ｒｅｄｕｎｄａｎｃｙ （冗長
性）がなかった。
Ｔアレイ（８）は上述の如く構成されており、ソース電
極線（２）、ゲート電極線（１）等の各電極配線の断線
、マトリクス状に立体的に配線されるゲート電極線（１
）、ソース電極線（２）よりなるマトリクス配線の特に
両電極線（１）、（２）の交差部等での面配線の断線と
短絡、及びＴＦＴ（４）の断線、短絡、特性不良、等に
よる各種の欠陥に対し、Ｒｅｄｕｎｄａｎｃｙ （冗長
性）がなかった。
ところで、前述したマトリクス型表示装置は、例えばコ
ンピュータの端末表示装置等のマン・マシンインターフ
ェースとして用いられる関係等から、図に示した単位画
素の大きさけ例えば５０μばから１−程度以下に小さく
形成する必要があり、又その必要個数ｔ／′ｉ表示装置
の画面サイズ、用途等に依存するが通常、数千側ないし
故百万個の画素数が必要である。
ンピュータの端末表示装置等のマン・マシンインターフ
ェースとして用いられる関係等から、図に示した単位画
素の大きさけ例えば５０μばから１−程度以下に小さく
形成する必要があり、又その必要個数ｔ／′ｉ表示装置
の画面サイズ、用途等に依存するが通常、数千側ないし
故百万個の画素数が必要である。
又１表示画面の大型化、高解像度化の要求から前述した
単位画素の大きさを小さくすると共に、画素数を増大す
ることが重要な課題となっている。
単位画素の大きさを小さくすると共に、画素数を増大す
ることが重要な課題となっている。
この画素の小型化、大規模化と相まって、これを無欠陥
又は低欠陥密度に製作することが必要である。前述した
ように、従来法によるマトリクス型表示装置に用いるＴ
ｌｉ’Ｔアレイ（８〕には、例えばソース電極線（２）
の断線、ゲート電極線（１）とソース電極線（２）より
なるマトリクス配線の交点部で多発する面配線の断線、
短絡不良、及びＴＦＴ（４）の欠陥又は特性不良等ｔこ
対して補正する機能、すなわち冗長性が無く、その結果
、欠陥が多く、製造歩留の高い、良好な特性を有するマ
トリクス型表示装置が得難いといった問題点を有してい
た。
又は低欠陥密度に製作することが必要である。前述した
ように、従来法によるマトリクス型表示装置に用いるＴ
ｌｉ’Ｔアレイ（８〕には、例えばソース電極線（２）
の断線、ゲート電極線（１）とソース電極線（２）より
なるマトリクス配線の交点部で多発する面配線の断線、
短絡不良、及びＴＦＴ（４）の欠陥又は特性不良等ｔこ
対して補正する機能、すなわち冗長性が無く、その結果
、欠陥が多く、製造歩留の高い、良好な特性を有するマ
トリクス型表示装置が得難いといった問題点を有してい
た。
この発明は前述のような従来のものの問題点を除去する
ためになされたもので、表示欠陥が少なく、表示性能が
良好、かつ均一で、大画面化、高解像度化がＯＩ′能な
マトリクス型表示装置を提供することを目的としている
。
ためになされたもので、表示欠陥が少なく、表示性能が
良好、かつ均一で、大画面化、高解像度化がＯＩ′能な
マトリクス型表示装置を提供することを目的としている
。
〔問題点を解決するための手段Ｊ
この発明に係るマトリクス型表示装置は、複数のゲート
電極線とこれらのゲート電極線と交差する複数のソース
電極線とよりなるマトリクス型配線を有し、上記交差部
に非直線特性を有する薄膜トランジスタ（以下ＴＦＴと
称する）・スイッチ素子および画素電極を配列して構成
されるＴｌｉ’Ｔアレイを備え、このＴＦＴアレイと対
向する対向電極基板との間に表示材料を挾持するａ成の
マトリクス型表示装置におりて、上記ＴＦＴアレイけ、
一個の上記画素電極に二個の上記ＴＦＴを配置し、二本
の上記ソース電極線をそれぞれのＴＦ’ｌ’に接続した
構造を有するものである。
電極線とこれらのゲート電極線と交差する複数のソース
電極線とよりなるマトリクス型配線を有し、上記交差部
に非直線特性を有する薄膜トランジスタ（以下ＴＦＴと
称する）・スイッチ素子および画素電極を配列して構成
されるＴｌｉ’Ｔアレイを備え、このＴＦＴアレイと対
向する対向電極基板との間に表示材料を挾持するａ成の
マトリクス型表示装置におりて、上記ＴＦＴアレイけ、
一個の上記画素電極に二個の上記ＴＦＴを配置し、二本
の上記ソース電極線をそれぞれのＴＦ’ｌ’に接続した
構造を有するものである。
［作用」
この発明においては、一個の画素電極に二個のＴＦＴが
配置され、これらのＴＦＴＫはそれぞれソース電極線が
接続されているので、一方のＴＦＴやソース電極線に断
線等の欠陥が生じても他方のＴｌｉ’Ｔやソース電極線
？用いて画素電極に信号を供給することが可能となり、
画素の低欠陥化が達成できる。
配置され、これらのＴＦＴＫはそれぞれソース電極線が
接続されているので、一方のＴＦＴやソース電極線に断
線等の欠陥が生じても他方のＴｌｉ’Ｔやソース電極線
？用いて画素電極に信号を供給することが可能となり、
画素の低欠陥化が達成できる。
〔実施例」
以下、この発明の一実施例を図をもとに説明する。第１
図において、ｌ （ｎ−１）〜ｌ （ｎ＋１）はゲート
電ｍＷ、２ （ｎ−１）〜２ （ｎ＋１）＃を第１のソ
ース電極線、 ２０（ｎ−１） 〜２０（ｎ＋１）は第
２のソース電極線、（４）は第１の’Ｉ’ＦＴ％（４０
）は第２のＴＦＴを示す。
図において、ｌ （ｎ−１）〜ｌ （ｎ＋１）はゲート
電ｍＷ、２ （ｎ−１）〜２ （ｎ＋１）＃を第１のソ
ース電極線、 ２０（ｎ−１） 〜２０（ｎ＋１）は第
２のソース電極線、（４）は第１の’Ｉ’ＦＴ％（４０
）は第２のＴＦＴを示す。
このように、この実施例に係る’Ｉ’ＦＴアレイは、一
個の画素電極（５）に二個のＴ Ｐ Ｔ （４）、（４
０）を配置し、画素電極（５）の両側に配線された二本
のソース電極線２ （ｎ−１）〜２ （ｎ＋１）、２０
（ｎ−１） 〜２０（ｎ＋１）をそれぞれのＴ］ｉ’Ｔ
（４）、 （４０）に接続した構造を有する。なお表示
材料や対向電極等の構成は第６図に示す従来のものと同
様である。
個の画素電極（５）に二個のＴ Ｐ Ｔ （４）、（４
０）を配置し、画素電極（５）の両側に配線された二本
のソース電極線２ （ｎ−１）〜２ （ｎ＋１）、２０
（ｎ−１） 〜２０（ｎ＋１）をそれぞれのＴ］ｉ’Ｔ
（４）、 （４０）に接続した構造を有する。なお表示
材料や対向電極等の構成は第６図に示す従来のものと同
様である。
以上のように構成されたものにおいて、例えばそれぞれ
ｎ番目のグ〜ト電極線１（ｎ）、及びソース電極線２（
６）、２（転）の交差部の画素でＴＦＴ（４）が欠陥と
なった場合には、ゲート電極線１（司とソース電極線２
（転）に接続された第２ Ｔ Ｐ Ｔ （４０）から、
画素電極（５）に信号が供給される。
ｎ番目のグ〜ト電極線１（ｎ）、及びソース電極線２（
６）、２（転）の交差部の画素でＴＦＴ（４）が欠陥と
なった場合には、ゲート電極線１（司とソース電極線２
（転）に接続された第２ Ｔ Ｐ Ｔ （４０）から、
画素電極（５）に信号が供給される。
又、ソース電極線２（６）が、断線等の欠陥を生じた場
合にも同様にゲート電極線１（ｎ）とソース電極線２翰
〕に接続された第２ Ｔ Ｐ Ｔ （４０）から画素電
極（５）に信号が供給できる。このように、この実施例
によれば、ＴＦｆｆ’（４）やソース電極線（２）の断
線等による欠陥に対し、いずれも本来の正しいビデオ信
号の供給かり能となり、低欠陥密度の’ｌ’ＦＴアレイ
が高い製造歩留で得られると共に、画素の低欠陥が達成
できる結果、マトリクス型表示装置の大画面化、高解像
度化に偉力を発揮する。
合にも同様にゲート電極線１（ｎ）とソース電極線２翰
〕に接続された第２ Ｔ Ｐ Ｔ （４０）から画素電
極（５）に信号が供給できる。このように、この実施例
によれば、ＴＦｆｆ’（４）やソース電極線（２）の断
線等による欠陥に対し、いずれも本来の正しいビデオ信
号の供給かり能となり、低欠陥密度の’ｌ’ＦＴアレイ
が高い製造歩留で得られると共に、画素の低欠陥が達成
できる結果、マトリクス型表示装置の大画面化、高解像
度化に偉力を発揮する。
第２図はこの発明の他の実施例に係るＴＦＴアレイの一
部を示す構成図であり、この例では同一の画素電極（５
）に対する二個のＴ Ｐ Ｔ（４）、（４０）＃−ｔ、
画素電極（５〕の対角的な位置に配置されている。すな
わち、第１のＴ Ｐ Ｔ（４）は例えばｎ番目のゲート
電極線１（ｎ）とｎ番目の第１ソース電極線２（ロ）に
接続され、第２のＴ Ｆ Ｔ （４０）けｎ ＋ １番
目のゲート電極線１ （ｎ＋１）とｎ番目の第２ソース
電極線２０（ロ）に接続されている。このような構成を
有するため、例えばそれぞれｎ番目のゲート電極線１
（ｎ） 、及びソース電極線２（ｎ）、２０（ｎ）の交
差部の画素でＴ１７′Ｔ（４）が欠陥となった場合、お
よびソース電極線２（ロ）が断線等の欠陥を生じた場合
には第１図の場合と同様に、ゲート電極線１ （ｎ＋１
）とソース電極線２０（ロ）に接続された第２ Ｔ Ｐ
Ｔ （４０）から信号が供給される。さらに、この例
では、ゲート電極線１ （ｎ）が、断線等で欠陥を生じ
た場合にもゲート電極線１ （ｎ＋１）とソース電極線
２ｏ（ロ）に接続された第２ＴＰ Ｔ （４０）から信
ちが供給できる効果がある。
部を示す構成図であり、この例では同一の画素電極（５
）に対する二個のＴ Ｐ Ｔ（４）、（４０）＃−ｔ、
画素電極（５〕の対角的な位置に配置されている。すな
わち、第１のＴ Ｐ Ｔ（４）は例えばｎ番目のゲート
電極線１（ｎ）とｎ番目の第１ソース電極線２（ロ）に
接続され、第２のＴ Ｆ Ｔ （４０）けｎ ＋ １番
目のゲート電極線１ （ｎ＋１）とｎ番目の第２ソース
電極線２０（ロ）に接続されている。このような構成を
有するため、例えばそれぞれｎ番目のゲート電極線１
（ｎ） 、及びソース電極線２（ｎ）、２０（ｎ）の交
差部の画素でＴ１７′Ｔ（４）が欠陥となった場合、お
よびソース電極線２（ロ）が断線等の欠陥を生じた場合
には第１図の場合と同様に、ゲート電極線１ （ｎ＋１
）とソース電極線２０（ロ）に接続された第２ Ｔ Ｐ
Ｔ （４０）から信号が供給される。さらに、この例
では、ゲート電極線１ （ｎ）が、断線等で欠陥を生じ
た場合にもゲート電極線１ （ｎ＋１）とソース電極線
２ｏ（ロ）に接続された第２ＴＰ Ｔ （４０）から信
ちが供給できる効果がある。
第３図、第４図はそれぞれこの発明の他の実施例による
Ｔｌｉ’Ｔアレイの一部を示す構成図であり、それぞれ
第１図および第２図に示す実施例において、同一の画素
電極（５）に対する二個のＴ Ｆ Ｔ （４）、 （
４０）に接続された二本のソース電極線をその端部で接
続して共通配線化したものである。このように共通配線
化することにより、ソース電極線２（ｎ ｌ）〜２ （
ｎ＋１）のリードアウト配線数を半減し、マトリクス型
表示装置と外部回路との接続数を低減できることになる
。
Ｔｌｉ’Ｔアレイの一部を示す構成図であり、それぞれ
第１図および第２図に示す実施例において、同一の画素
電極（５）に対する二個のＴ Ｆ Ｔ （４）、 （
４０）に接続された二本のソース電極線をその端部で接
続して共通配線化したものである。このように共通配線
化することにより、ソース電極線２（ｎ ｌ）〜２ （
ｎ＋１）のリードアウト配線数を半減し、マトリクス型
表示装置と外部回路との接続数を低減できることになる
。
なお、上記実施例では主に、表示材料（７）が液晶であ
る場合について説明したが、例えばエレクトロルミネツ
センスやエレクトロクロミックナト他の表示材料であっ
てもよく、上記実施例と同様の効果を有する。
る場合について説明したが、例えばエレクトロルミネツ
センスやエレクトロクロミックナト他の表示材料であっ
てもよく、上記実施例と同様の効果を有する。
［発明の効果］
以上のように、この発明によれば、複数のゲート電極線
とこれらのゲート電極線と交差する複数のソース電極線
とよりなるマトリクス型配線を有し、上記交差部に非直
線特性を有する薄膜トランジスタ（以下ＴＦＴと称する
）・スイッチ素子および画素電極を配列して構成される
ＴＦＴアレイ表示装置において、上記ＴＦＴアレイは、
一個の上記画素電極に二個の上記ＴＦＩ’を配置し、二
本の上記ソース電極線をそれぞれのＴＦＴに接続した構
造を有するので、上記ＴＦＴやソース電極線に断線等の
欠陥が生じても上記画素電極に信号の供給が可能となり
、表示欠陥が少なく、表示性能が良好かつ均一なマトリ
クス型表示装置が得られる効果がある。
とこれらのゲート電極線と交差する複数のソース電極線
とよりなるマトリクス型配線を有し、上記交差部に非直
線特性を有する薄膜トランジスタ（以下ＴＦＴと称する
）・スイッチ素子および画素電極を配列して構成される
ＴＦＴアレイ表示装置において、上記ＴＦＴアレイは、
一個の上記画素電極に二個の上記ＴＦＩ’を配置し、二
本の上記ソース電極線をそれぞれのＴＦＴに接続した構
造を有するので、上記ＴＦＴやソース電極線に断線等の
欠陥が生じても上記画素電極に信号の供給が可能となり
、表示欠陥が少なく、表示性能が良好かつ均一なマトリ
クス型表示装置が得られる効果がある。
（ｌＯ）
第１図はこの発明の一実施例に係るＴＦ’ｌ’アレイの
一部を示す構成図、第２図〜第４図はそれぞれこの発明
の他の実施例に係るＴＦＴアレイの一部を示す構成図、
第５図は従来のマトリクス型表示装置の等価回路図、第
６図は第５図に示す従来のマトリクス型表示装置の断面
図、第７図は第５図に示す従来のマトリクス型表示装置
に用いられるＴＦＴアレイの一部を示す構成図である。 図において、（１）、ｌ （ｎ−１） 〜ｌ （ｎ＋２
）はゲート童真盃線、（２〕、 ２ （ｎ １）〜
２（ｎ＋１）、 ２０（ｎ １）〜２０（ｎ＋１ ）
ｕソース電極線、（４）、（４０）はＴ Ｐ Ｔ、
（５）は画素電極、（７）は表示材料、（９）けＴ Ｆ
’Ｔアレイ基板、 （１０）は対向電極、（１１）は
対向電極基板である。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代 理 人 大 岩 増 雄第１図 １（ｎ−ｔ）−、−１（ｎ＋ｒ） ゲート電ｉｉ線
４．４０ ： Ｔ７”Ｔ ５９画素電極 第２図 第３図 第４図 第５図 第６図
一部を示す構成図、第２図〜第４図はそれぞれこの発明
の他の実施例に係るＴＦＴアレイの一部を示す構成図、
第５図は従来のマトリクス型表示装置の等価回路図、第
６図は第５図に示す従来のマトリクス型表示装置の断面
図、第７図は第５図に示す従来のマトリクス型表示装置
に用いられるＴＦＴアレイの一部を示す構成図である。 図において、（１）、ｌ （ｎ−１） 〜ｌ （ｎ＋２
）はゲート童真盃線、（２〕、 ２ （ｎ １）〜
２（ｎ＋１）、 ２０（ｎ １）〜２０（ｎ＋１ ）
ｕソース電極線、（４）、（４０）はＴ Ｐ Ｔ、
（５）は画素電極、（７）は表示材料、（９）けＴ Ｆ
’Ｔアレイ基板、 （１０）は対向電極、（１１）は
対向電極基板である。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代 理 人 大 岩 増 雄第１図 １（ｎ−ｔ）−、−１（ｎ＋ｒ） ゲート電ｉｉ線
４．４０ ： Ｔ７”Ｔ ５９画素電極 第２図 第３図 第４図 第５図 第６図
Claims (5)
- （１）複数のゲート電極線とこれらのゲート電極線と交
差する複数のソース電極線とよりなるマトリクス型配線
を有し、上記交差部に非直線特性を有する薄膜トランジ
スタ（以下ＴＦＴと称する）・スイッチ素子および画素
電極を配列して構成されるＴＦＴアレイを備え、このＴ
ＦＴアレイと対向する対向電極基板との間に表示材料を
挾持する構成のマトリクス型表示装置において、上記Ｔ
ＦＴアレイは、一個の上記画素電極に二個の上記ＴＦＴ
を配置し、二本の上記ソース電極線をそれぞれのＴＦＴ
に接続した構造を有することを特徴とするマトリクス型
表示装置。 - （２）表示材料は液晶である特許請求の範囲第１項記載
のマトリクス型表示装置。 - （３）同一の画素電極に対する二個のＴＦＴに接続され
た二本のソース電極線は、上記画素電極の両側に配線さ
れている特許請求の範囲第１項または第２項記載のマト
リクス型表示装置。 - （４）同一の画素電極に対する二個のＴＦＴに接続され
た二本のソース電極線は、その端部で接続して共通配線
化されている特許請求の範囲第１項ないし第３項の何れ
かに記載のマトリクス型表示装置。 - （５）同一の画素電極に対する二個のＴＦＴは、上記画
素電極の対角的な位置に配置されている特許請求の範囲
第１項ないし第４項の何れかに記載のマトリクス型表示
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016833A JPS63183484A (ja) | 1987-01-27 | 1987-01-27 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016833A JPS63183484A (ja) | 1987-01-27 | 1987-01-27 | マトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63183484A true JPS63183484A (ja) | 1988-07-28 |
Family
ID=11927198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016833A Pending JPS63183484A (ja) | 1987-01-27 | 1987-01-27 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63183484A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436635A (en) * | 1992-01-08 | 1995-07-25 | Matsushita Electric Industrial Co., Ltd. | Display device and display system using the same |
| US5469278A (en) * | 1992-09-25 | 1995-11-21 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal panel and viewfinder for video camera and projection display using liquid crystal panel |
| JP2003084689A (ja) * | 2001-09-14 | 2003-03-19 | Seiko Epson Corp | Ｅｌ表示装置および電子機器 |
| JP2018013790A (ja) * | 2017-09-05 | 2018-01-25 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US9977286B2 (en) | 2007-05-17 | 2018-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
-
1987
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