JPS63181381A - Manufacture of gaas mesfet - Google Patents
Manufacture of gaas mesfetInfo
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- JPS63181381A JPS63181381A JP1269087A JP1269087A JPS63181381A JP S63181381 A JPS63181381 A JP S63181381A JP 1269087 A JP1269087 A JP 1269087A JP 1269087 A JP1269087 A JP 1269087A JP S63181381 A JPS63181381 A JP S63181381A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＧａＡｓ ＭＥＳＦＥＴの製造方法に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method for manufacturing a GaAs MESFET.
Ｃ従来の技術〕
高速半導体素子の一種に、側壁アシスト自己整合技術（
ＳＷＡＴ；ｓｉｄｅｗａｌｌ ａｓ−ｓｉｓｔｅｄ
ｓｅｌｆ−ａｌｉｇｎｍｅｎｔｔｅｃｈｎｏ ｌｏｇ
ｙ）で構成されたＧａＡｓＭＥＳＦＥＴがある。C. Conventional technology] One type of high-speed semiconductor device is sidewall assisted self-alignment technology (
SWAT; sidewall as-sisted
self-alignment technology log
There is a GaAs MESFET composed of y).
第４図は、このような素子の一例を示す構成説明図であ
る。第４図において、１は半絶縁性のＧａＡＳ基板であ
り、表面近傍には０層２が形成されている。３は０層２
の表面に選択的に形成されたゲート電極である。４はゲ
ート電Ｖｉ３の側面に形成された側壁である。この側壁
４は、ゲート電極３を含む基板１の前面に絶縁膜を被着
した後異方性エツチングにより平面上の絶縁膜を除去す
ることにより形成される。、５はゲート電極３および側
壁４をマスクにしてイオン注入されたｎ ＋ Ｉｌｌで
ある。なお、ｎ十層５の表面にはオーミック電極が選択
的に形成されるが図示しない。FIG. 4 is a configuration explanatory diagram showing an example of such an element. In FIG. 4, 1 is a semi-insulating GaAS substrate, and a layer 2 is formed near the surface. 3 is 0 layer 2
A gate electrode is selectively formed on the surface of the gate electrode. 4 is a side wall formed on the side surface of the gate electrode Vi3. The sidewall 4 is formed by depositing an insulating film on the front surface of the substrate 1 including the gate electrode 3, and then removing the insulating film on the plane by anisotropic etching. , 5 is n + Ill ion-implanted using the gate electrode 3 and sidewall 4 as a mask. Note that an ohmic electrode is selectively formed on the surface of the n10 layer 5, but is not shown.
このように構成されるＭＥＳＦＥＴのゲート電極３とｎ
十層５の位置関係は側壁４で規定されることになり、正
確に設定することができる。The gate electrodes 3 and n of the MESFET configured in this way
The positional relationship of the ten layers 5 is defined by the side wall 4, and can be set accurately.
［発明が解決しようとする問題点］
しかし、このような従来の構成によれば側壁４を形成す
るための工程が必要であり、構造も複雑になる。[Problems to be Solved by the Invention] However, such a conventional configuration requires a step for forming the side wall 4, and the structure becomes complicated.
また、ゲート電極３の実効ゲート長はゲートマスクで設
定されることになり、ゲートマスク長よりも短くするこ
とはできない。Further, the effective gate length of the gate electrode 3 is set by the gate mask, and cannot be made shorter than the gate mask length.
本発明は、このような点に着目してなされたものであり
、その目的は、比較的簡単な構造で実効ゲート長がゲー
トマスク長よりも短く形成できるＧａＡｓ ＭＥＳＦ
ＥＴの製造方法を提供することにある。The present invention has been made with attention to these points, and its purpose is to provide a GaAs MESF that has a relatively simple structure and can have an effective gate length shorter than the gate mask length.
An object of the present invention is to provide a method for manufacturing ET.
［問題点を解決するための手段］
このような目的を達成する本発明のＧａＡＳＭＥＳＦＥ
Ｔの製造方法は、
半絶縁性ＧａＡＳ基板に選択的にｎチャンネル用イオン
を注入する工程と、
イオン注入された基板の表面にゲート電極層を被着する
工程と、
ゲート電極層の表面にマスクメタル層を被着する工程と
、
マスクメタル層を所定のパターンに形成した後基板とイ
オンビームとの間に所定の傾斜角度を保ちながら基板を
回転させることによりイオンビームエツチングを行い逆
メサ形のゲート電極を形成する工程と、
ゲート電極をマスクにして半絶縁性ＧａＡｓＭ板に対し
て垂直方向にｎ＋イオンを注入する工程、とを含むこと
を特徴とする。[Means for solving the problems] GaASMESFE of the present invention that achieves the above objects
The manufacturing method for T includes the steps of selectively implanting n-channel ions into a semi-insulating GaAS substrate, depositing a gate electrode layer on the surface of the ion-implanted substrate, and applying a mask to the surface of the gate electrode layer. After the metal layer is deposited and the mask metal layer is formed into a predetermined pattern, ion beam etching is performed by rotating the substrate while maintaining a predetermined inclination angle between the substrate and the ion beam to create an inverted mesa shape. The method is characterized in that it includes a step of forming a gate electrode, and a step of implanting n+ ions in a direction perpendicular to a semi-insulating GaAsM plate using the gate electrode as a mask.
［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明する。[Example] Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図は本発明方法により構成されるＧａＡＳＭＥＳＦ
ＥＴの一実施例を示す構成説明図であり、第４図と同一
部分には同一符号を付けている。FIG. 1 shows a GaASMESF constructed by the method of the present invention.
4 is a configuration explanatory diagram showing one embodiment of ET, and the same parts as in FIG. 4 are given the same reference numerals. FIG.
第１図において、６はマスクメタル層であり、ゲート電
極層３を逆メサ形にエツチングするために用いられる。In FIG. 1, 6 is a mask metal layer, which is used for etching the gate electrode layer 3 into an inverted mesa shape.
第２図は、コノヨうなＧａＡｓ ＭＥＳＦＥＴの製造
工程例図である。FIG. 2 is a diagram showing an example of the manufacturing process of a conventional GaAs MESFET.
まず、工程（ａ）において、半絶縁性ＧａＡＳ基板１に
選択的にｎチャンネル用イオンを注入してｎ！２を形成
する。このｎ！２は、例えば、濃度が１〜１．５Ｘ１０
”／Ｃｌコの３ｉを１０００人〜２０００人の深さで注
入する。First, in step (a), n-channel ions are selectively implanted into the semi-insulating GaAS substrate 1. form 2. This n! 2, for example, has a concentration of 1 to 1.5×10
Inject 3i of /Cl at a depth of 1000 to 2000.
次に、工程（ｂ）において、０層２が形成された基板１
の表面にゲート電極層３を被着する。このゲート電極層
３は、ＷＳｉｘ、Ｗ ｒ Ｍ ｏ Ｓ＋χなどを４００
０人〜５０００人の厚さで被着する。Next, in step (b), the substrate 1 on which the 0 layer 2 is formed
A gate electrode layer 3 is deposited on the surface of the gate electrode. This gate electrode layer 3 is made of 400% of WSix, WrMoS+χ, etc.
Deposits at a thickness of 0 to 5000.
続いて、工程（Ｃ）において、ゲート電極層３の表面に
マスクメタル層６を被ＳＶる。このマスクメタル層６と
しては、例えばＮｉを用いる。Subsequently, in step (C), a mask metal layer 6 is formed on the surface of the gate electrode layer 3. As this mask metal layer 6, Ni is used, for example.
そして、マスクメタル層６を幅ゑが１μｍ程度の所定の
パターンに形成した後、工程（ｄ）において、例えば基
板１を保持する基板ホルダを水平方向のイオンビームに
対して所定の角度θ傾斜させた状態で回転させ、ゲート
電極層３をマスクとしてイオンビームエツチングを行い
逆メサ形のゲート電極を形成する。この角度θは、３０
度程度が適当である。また、このようなイオンビームエ
ツチング装置としては、電子サイクロトロン共鳴（ＥＣ
Ｒ）イオンビームエツチング装置が好適である。After forming the mask metal layer 6 into a predetermined pattern with a width of about 1 μm, in step (d), for example, the substrate holder holding the substrate 1 is tilted at a predetermined angle θ with respect to the horizontal ion beam. The structure is rotated in this state, and ion beam etching is performed using the gate electrode layer 3 as a mask to form an inverted mesa-shaped gate electrode. This angle θ is 30
degree is appropriate. Further, as such an ion beam etching device, an electron cyclotron resonance (EC)
R) An ion beam etching device is preferred.
その後、工程（ｅ）において、ゲート電極３をマスクに
して基板１に対して垂直方向にｎ＋イオンを注入し、自
己整合によりｎ十層を形成する。Thereafter, in step (e), n+ ions are implanted perpendicularly to the substrate 1 using the gate electrode 3 as a mask to form an n+ layer by self-alignment.
このｎ十層としては、濃度が１〜１．２Ｘ１０’”／ｃ
ｍ３の３ｉを３０００Ａ程度の深さで注入する。For this n10 layer, the concentration is 1 to 1.2X10'”/c
Inject 3i of m3 to a depth of about 3000A.
これにより、第１図のようなＭＥＳＦＥＴが構成される
ことになる。なお、第１図および第２図でも、第４図と
同様にオーミック電極は省略している。このような方法
によれば、イオンビームを一方向から照射することによ
り、マスクパターンの全集に亘って逆メサ構造を形成す
ることができる。As a result, a MESFET as shown in FIG. 1 is constructed. Note that the ohmic electrodes are omitted in FIGS. 1 and 2 as well as in FIG. 4. According to such a method, an inverted mesa structure can be formed over the entire mask pattern by irradiating the ion beam from one direction.
第３図は、第１図の要部の拡大図である。第３図に示す
ように、ゲート電極３の実効ゲート長Ｑ９は、
Ｑ９＝Ｑ−２ｈｔａｎθ
で設定されることになってゲートマスク長！よりも短く
なり、その長さを精度良く制御することができ、動作速
度の高速化が図れる。FIG. 3 is an enlarged view of the main part of FIG. 1. As shown in FIG. 3, the effective gate length Q9 of the gate electrode 3 is set as Q9=Q-2htanθ, which is the gate mask length! The length can be controlled with high accuracy, and the operating speed can be increased.
そして、このように構成することにより側壁を形成する
工程が不要になり、製造プロセスを簡単にすることがで
きる。With this configuration, the step of forming side walls is not necessary, and the manufacturing process can be simplified.
また、必要に応じて、オーミック電極もｎ＋層と同様に
ゲート電極を基準位置にした自己整合技術により形成す
ることもできる。Further, if necessary, the ohmic electrode can also be formed by a self-alignment technique using the gate electrode as a reference position, similarly to the n+ layer.
［発明の効果］
以上説明したように、本発明によれば、比較的簡単な構
造で実効ゲート長がゲートマスク長よりも短く形成でき
るＧａＡｓ ＭＥＳＦＥＴが実現でき、実用上の効果
は大きい。[Effects of the Invention] As described above, according to the present invention, it is possible to realize a GaAs MESFET that can be formed with a relatively simple structure and an effective gate length shorter than the gate mask length, and has great practical effects.
第１図は本発明方法によるＧａＡｓ ＭＥＳＦＥＴの
一実施例を示す構成説明図、第２図は第１図の製造工程
例図、第３図は第１図の要部拡大図、第４１！ｌ’は従
来の素子の一例を示す構成説明図である。
１・・・半絶縁性ＧａＡｓ基板、２・・・０層、３・・
・ゲート電極、５・・・ｎ十層、６・・・マスクメタル
層。
第１図
第３図
第４図
第Ｚ図FIG. 1 is a configuration explanatory diagram showing one embodiment of a GaAs MESFET according to the method of the present invention, FIG. 2 is an example of the manufacturing process of FIG. 1, FIG. 3 is an enlarged view of the main part of FIG. 1, and FIG. 41! l' is a configuration explanatory diagram showing an example of a conventional element. 1...Semi-insulating GaAs substrate, 2...0 layer, 3...
- Gate electrode, 5...n ten layers, 6... mask metal layer. Figure 1 Figure 3 Figure 4 Figure Z
Claims (1)
ンを注入する工程と、 イオン注入された基板の表面にゲート電極層を被着する
工程と、 ゲート電極層の表面にマスクメタル層を被着する工程と
、 マスクメタル層を所定のパターンに形成した後基板とイ
オンビームとの間に所定の傾斜角度を保ちながら基板を
回転させることによりイオンビームエッチングを行い逆
メサ形のゲート電極を形成する工程と、 ゲート電極をマスクにして半絶縁性ＧａＡｓ基板に対し
て垂直方向にｎ＾＋イオンを注入する工程、とを含むこ
とを特徴とするＧａＡｓＭＥＳＦＥＴの製造方法。[Claims] A step of selectively implanting n-channel ions into a semi-insulating GaAs substrate, a step of depositing a gate electrode layer on the surface of the ion-implanted substrate, and a mask on the surface of the gate electrode layer. The process involves depositing a metal layer, and after forming a mask metal layer in a predetermined pattern, ion beam etching is performed by rotating the substrate while maintaining a predetermined inclination angle between the substrate and the ion beam to create an inverted mesa shape. A method for manufacturing a GaAs MESFET, comprising the steps of: forming a gate electrode; and using the gate electrode as a mask, implanting n^+ ions into a semi-insulating GaAs substrate in the vertical direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269087A JPS63181381A (en) | 1987-01-22 | 1987-01-22 | Manufacture of gaas mesfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269087A JPS63181381A (en) | 1987-01-22 | 1987-01-22 | Manufacture of gaas mesfet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181381A true JPS63181381A (en) | 1988-07-26 |
Family
ID=11812372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1269087A Pending JPS63181381A (en) | 1987-01-22 | 1987-01-22 | Manufacture of gaas mesfet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181381A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190181A (en) * | 1989-12-19 | 1991-08-20 | Nec Corp | Planar emission laser and manufacture thereof |
-
1987
- 1987-01-22 JP JP1269087A patent/JPS63181381A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190181A (en) * | 1989-12-19 | 1991-08-20 | Nec Corp | Planar emission laser and manufacture thereof |
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