JPS63173295A - アドレスデコ−ド回路 - Google Patents
アドレスデコ−ド回路Info
- Publication number
- JPS63173295A JPS63173295A JP62005512A JP551287A JPS63173295A JP S63173295 A JPS63173295 A JP S63173295A JP 62005512 A JP62005512 A JP 62005512A JP 551287 A JP551287 A JP 551287A JP S63173295 A JPS63173295 A JP S63173295A
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- Japan
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- address
- input
- circuits
- decoding
- circuit
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- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 101100056288 Caenorhabditis elegans ark-1 gene Proteins 0.000 description 1
- 101100114828 Drosophila melanogaster Orai gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリのアドレスデコード回路に関する
。
。
従来、この種のアドレスデコード回路は、例えば第２図
に示すように、２値入力のアドレスバッファ回路とその
出力を入力とするデコード回路からなる。一般に、アド
レス入力がｎ個ある場合、バッファ回路はｎ個、デコー
ド回路は２ｎ個必要となる。第２図の従来例では、ｎ＝
３であシ、アドレス入力はＡθ〜Ａ２０３個、バッファ
回路はＢθ〜Ｂ２の３個、デコード回路はＤθ〜Ｄ７の
８個必要である。逆に言えば、８出力のデコードを行な
う場合には、アドレス入力が３人力必要となる。３個の
アドレス入力に２値のどちらかが与えられた場合、デコ
ード回路Ｄθ〜Ｄ７０８個のうち１つが選択され、あと
の７つは非選択になる。（ここでは出力の１つが％Ｈ〃
、残りの７つが気ＬＩである）〔発明が解決しようとす
る問題点〕 上述した従来のアドレスデコード回路は、入力が２値で
あり、２°バイトのメモリセルのデコードを行なう場合
、アドレス入力がｎ個必要である。
に示すように、２値入力のアドレスバッファ回路とその
出力を入力とするデコード回路からなる。一般に、アド
レス入力がｎ個ある場合、バッファ回路はｎ個、デコー
ド回路は２ｎ個必要となる。第２図の従来例では、ｎ＝
３であシ、アドレス入力はＡθ〜Ａ２０３個、バッファ
回路はＢθ〜Ｂ２の３個、デコード回路はＤθ〜Ｄ７の
８個必要である。逆に言えば、８出力のデコードを行な
う場合には、アドレス入力が３人力必要となる。３個の
アドレス入力に２値のどちらかが与えられた場合、デコ
ード回路Ｄθ〜Ｄ７０８個のうち１つが選択され、あと
の７つは非選択になる。（ここでは出力の１つが％Ｈ〃
、残りの７つが気ＬＩである）〔発明が解決しようとす
る問題点〕 上述した従来のアドレスデコード回路は、入力が２値で
あり、２°バイトのメモリセルのデコードを行なう場合
、アドレス入力がｎ個必要である。
ここで、同一のパンケージ（主に同一のビン数という意
味において）でメモリ容量を倍にして置き換え実装を考
えたとき、余分な空きビンがない場合には、実現不可能
となってしまう。この場合の対応はビン互換性を持たせ
たまま、ビン数をふやすということになってしまう。（
例えば、２４ビン→２８ビン→３２ピン） また、同一のメモリ容量を持った半導体メモリをビン数
の少ないパッケージに組立て、実装密度を上げようとす
る際にも、２値入力のままならばアドレス入力やデータ
出力をシリアルにしなければならず、回路構成・システ
ムともに複雑になるという欠点がある。
味において）でメモリ容量を倍にして置き換え実装を考
えたとき、余分な空きビンがない場合には、実現不可能
となってしまう。この場合の対応はビン互換性を持たせ
たまま、ビン数をふやすということになってしまう。（
例えば、２４ビン→２８ビン→３２ピン） また、同一のメモリ容量を持った半導体メモリをビン数
の少ないパッケージに組立て、実装密度を上げようとす
る際にも、２値入力のままならばアドレス入力やデータ
出力をシリアルにしなければならず、回路構成・システ
ムともに複雑になるという欠点がある。
従って本発明の目的は、メモリ容量が大きくなってもパ
ッケージのビン数を変えずに済む、あるいは、同一メモ
リ容量でビン数の少ないパッケージに搭載可能であるよ
うな半導体メモリ用のアドレスデコード回路を提供する
ことにある。
ッケージのビン数を変えずに済む、あるいは、同一メモ
リ容量でビン数の少ないパッケージに搭載可能であるよ
うな半導体メモリ用のアドレスデコード回路を提供する
ことにある。
〔発明の従来技術に対する相違点
上述した従来のアドレスデコード回路に対し、本発明は
アドレス入力を３値とし、それを２値として出力する２
系統のバッファ回路と、そのそれぞれの出力をデコード
するデコード回路からな）、同じ８出力をデコードする
際に、２値入力の場合に３個必要であったアドレス端子
が３値入力では２個ですむという独創的内容を有する。
アドレス入力を３値とし、それを２値として出力する２
系統のバッファ回路と、そのそれぞれの出力をデコード
するデコード回路からな）、同じ８出力をデコードする
際に、２値入力の場合に３個必要であったアドレス端子
が３値入力では２個ですむという独創的内容を有する。
本発明のアドレスデコード回路は３値レベルが入力され
るアドレス端子と、その３値入力の高レベルと中レベル
を識別し、そのレベルによって出力が２値で変化する（
例えば、高レベル入力ならば、通常の％ＨＩ、中レベル
入力ならば％Ｌ１というように出力が変わる）第１のバ
ッフ７回路と、さらＦＣ３値入力の中レベルと低レベル
を識別し、同様にそのレベルによって出力が２値で変化
する（例えば中レベル入力ならば’Ｈ１、低レベル入力
ならは箋Ｌｌ出力となる）第２のバッファ回路と、その
２つのバッファ回路の出力を入力とする９個のデコード
回路のうちの任意の８つをデコード回路として有してい
る。
るアドレス端子と、その３値入力の高レベルと中レベル
を識別し、そのレベルによって出力が２値で変化する（
例えば、高レベル入力ならば、通常の％ＨＩ、中レベル
入力ならば％Ｌ１というように出力が変わる）第１のバ
ッフ７回路と、さらＦＣ３値入力の中レベルと低レベル
を識別し、同様にそのレベルによって出力が２値で変化
する（例えば中レベル入力ならば’Ｈ１、低レベル入力
ならは箋Ｌｌ出力となる）第２のバッファ回路と、その
２つのバッファ回路の出力を入力とする９個のデコード
回路のうちの任意の８つをデコード回路として有してい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のファンクションブロック図
である。Ａｅ 、 Ａ１はアドレス端子であシ３値入力
とする。以下３値の高レベルを％ｈ１．中レベルをゝ’
ｍ’、低レベルを’ｆｉ”％ ２値の高レベルを％Ｈ’
、低レベルを％Ｌ”と記述することとする。
である。Ａｅ 、 Ａ１はアドレス端子であシ３値入力
とする。以下３値の高レベルを％ｈ１．中レベルをゝ’
ｍ’、低レベルを’ｆｉ”％ ２値の高レベルを％Ｈ’
、低レベルを％Ｌ”と記述することとする。
ＢＡθ、ＢＡＩはそれぞれｈｅ、Ａ４を入力とし、％１
＃ど１〃の差を検知して２値レベルとしてａ＃、ａｌを
出力する第１のバッファ回路である。ａθ＋ ａｌはそ
れぞれＡｅ、 ＡＩに対応する第１のバッファ回路の出
力であ）、ここでは３値入力が％ｉｌのとき％ＬＩ、３
値入力が気ｒｒＬＩのとき’Ｈ１であると仮定する。
＃ど１〃の差を検知して２値レベルとしてａ＃、ａｌを
出力する第１のバッファ回路である。ａθ＋ ａｌはそ
れぞれＡｅ、 ＡＩに対応する第１のバッファ回路の出
力であ）、ここでは３値入力が％ｉｌのとき％ＬＩ、３
値入力が気ｒｒＬＩのとき’Ｈ１であると仮定する。
（逆論理でも支障はない）ＢＢθ、ＢＢＩはそれぞれＡ
ｅ、 ＡＩを入力とし、％ Ｗ／／とＡｈＩの差を検知
して２値レヘルとしてｂｅ、 ｂｌを出力する第２のバ
ッファ回路である。ｂｅｙｂｌはそれぞれＡｅ、Ａ４に
対応する第２のバッファ回路の出力であシ、ここでは３
値入力が％ｍ〃のとき％ＬＩＦ、 ３値入力が１ｈ〃
のとき％ＨＩであると同様に仮定する。この結果、Ａｅ
ｏｒＡＩ＝％ｌｌならば（ａｓ、 ｂｅ ） ｏｒ （
ａｌ、 ｂｌ）＝（％Ｌ〃、＊ＬＱ。
ｅ、 ＡＩを入力とし、％ Ｗ／／とＡｈＩの差を検知
して２値レヘルとしてｂｅ、 ｂｌを出力する第２のバ
ッファ回路である。ｂｅｙｂｌはそれぞれＡｅ、Ａ４に
対応する第２のバッファ回路の出力であシ、ここでは３
値入力が％ｍ〃のとき％ＬＩＦ、 ３値入力が１ｈ〃
のとき％ＨＩであると同様に仮定する。この結果、Ａｅ
ｏｒＡＩ＝％ｌｌならば（ａｓ、 ｂｅ ） ｏｒ （
ａｌ、 ｂｌ）＝（％Ｌ〃、＊ＬＱ。
Ａｅ ｏｒ ＡＨ＝＝ ’ ｙｌ ’ならば（ａ＃ ＋
” ） ” （ａｌ、 ｂｌ）”（すＬＸ Ｌ＃ ）
、 Ａｅ ａｒｋ１＝’ ｈ ’ならば（ａｓ、 ｂ
ａ） ｏｒ （ａｌ、 ｂｔ）＝（嘱Ｈ１，嘔Ｈ＃）と
いう論理をもつことになる。
” ） ” （ａｌ、 ｂｌ）”（すＬＸ Ｌ＃ ）
、 Ａｅ ａｒｋ１＝’ ｈ ’ならば（ａｓ、 ｂ
ａ） ｏｒ （ａｌ、 ｂｔ）＝（嘱Ｈ１，嘔Ｈ＃）と
いう論理をもつことになる。
ａｓ、 ａｌ、 ｂａ、 ｂＩの４つを入力とするデコ
ード回路がＤＤθ〜ＤＤ８である。Ａｅ 、 ＡＩが３
値入力のため、ａｎ、 ａｌ、 ｂｅ、 ｂｌの入力の
組合わせによるデコード回路の数は３２＝９個である。
ード回路がＤＤθ〜ＤＤ８である。Ａｅ 、 ＡＩが３
値入力のため、ａｎ、 ａｌ、 ｂｅ、 ｂｌの入力の
組合わせによるデコード回路の数は３２＝９個である。
同じ８出力を第２図の従来例より１つ少ないアドレス端
子の数でデコードするという目的から、実際に必要とな
るデコード回路の数は８個であり、第１図の例ではＤＤ
θ〜ＤＤ７がこれに当たる。残るＤＤ８は未使用で実際
の回路内には存在しないデコード回路である。
子の数でデコードするという目的から、実際に必要とな
るデコード回路の数は８個であり、第１図の例ではＤＤ
θ〜ＤＤ７がこれに当たる。残るＤＤ８は未使用で実際
の回路内には存在しないデコード回路である。
もちろんＤＤ８はａθｔ ａｌ ｒ ｂｅ ｒ ｂＩの
どの組合わせのものでも構わない。換言すれば、組合わ
せ可能な９個のデコード回路から任意の８個を選んで使
用することが可能な訳である。Ａｅ 、 ＡＩの入力の
面から考えろと入力の組合わせの９通シの１つを省いて
もよいし、省かないとすれば、ＤＤ８が選択となるＡθ
、Ａ１の入力の組合わせの際システム出力を無視すると
いった注意は必要となる。この面から、”＋ ａ１＋
”＋ ｂｌ）”（％Ｌｌ、 ％Ｌ’、％Ｌ〃、″ｋＬり
もしくは（気Ｈ〃、気Ｈ〃１％Ｈ〃、 ＊Ｈ１）の組合
わせがＤＤ８に入力するようにしておくのが単純であろ
う。
どの組合わせのものでも構わない。換言すれば、組合わ
せ可能な９個のデコード回路から任意の８個を選んで使
用することが可能な訳である。Ａｅ 、 ＡＩの入力の
面から考えろと入力の組合わせの９通シの１つを省いて
もよいし、省かないとすれば、ＤＤ８が選択となるＡθ
、Ａ１の入力の組合わせの際システム出力を無視すると
いった注意は必要となる。この面から、”＋ ａ１＋
”＋ ｂｌ）”（％Ｌｌ、 ％Ｌ’、％Ｌ〃、″ｋＬり
もしくは（気Ｈ〃、気Ｈ〃１％Ｈ〃、 ＊Ｈ１）の組合
わせがＤＤ８に入力するようにしておくのが単純であろ
う。
第３図に、第１図中のデコード回路ＤＤθ〜ＤＤ８の論
理回路図の一実施例を示す。この例では４人力を用いた
ＡＮＤ（ＮＡＮＤ＋インバータ）構成を採用することで
、３値入力による９出力のデコードを実現している。第
３図では最上位アドレスの組合わせ（（ａｏ、 ａＩ＋
ｂｌ、 ｂｌ）＝（’Ｈ”、 ’Ｈ’、 ’Ｈ’。
理回路図の一実施例を示す。この例では４人力を用いた
ＡＮＤ（ＮＡＮＤ＋インバータ）構成を採用することで
、３値入力による９出力のデコードを実現している。第
３図では最上位アドレスの組合わせ（（ａｏ、 ａＩ＋
ｂｌ、 ｂｌ）＝（’Ｈ”、 ’Ｈ’、 ’Ｈ’。
％Ｈ＃））の場合に選択されるデコード回路をＤＤ８と
仮定しており、これは他の組合わせでも、もちろん構わ
ない。
仮定しており、これは他の組合わせでも、もちろん構わ
ない。
〔実施例２〕
第４図は本発明中のデコード回路ＤＤθ〜ＤＤ８の論理
回路図の別の実施例である。この例の場合、２人力ずつ
をＮＡＮＤ構成にし、その出力を入力とした２ＮＯＲ構
成となっている。第４図の場合も同じく最上位アドレス
の組合わせの場合に選択されるデコード回路をＤ Ｄ
８としている。
回路図の別の実施例である。この例の場合、２人力ずつ
をＮＡＮＤ構成にし、その出力を入力とした２ＮＯＲ構
成となっている。第４図の場合も同じく最上位アドレス
の組合わせの場合に選択されるデコード回路をＤ Ｄ
８としている。
第３図、第４図の実施例ともに各デコード回路の出力は
、同じ入力の組合わせの場合に選択、非選択が一致する
ように構成されている。
、同じ入力の組合わせの場合に選択、非選択が一致する
ように構成されている。
以上説明したように本発明は、アドレス入力を３値とし
、２本のアドレス入力それぞれに対して２系統のバッフ
ァ回路を設け、そのバッファ回路の出力４本を入力とす
る９個のデコード回路のうち任意の８つを使用するよう
にしたことによシ、半導体メモＩＪ Ｉｃおいて同一メ
モリ容量の場合は必要なアドレスピンを少々＜、するい
はメモリ容量をアドレスピンを増やすことなく、倍増で
きるようなアドレスデコード回路を供給できるという効
果がある。
、２本のアドレス入力それぞれに対して２系統のバッフ
ァ回路を設け、そのバッファ回路の出力４本を入力とす
る９個のデコード回路のうち任意の８つを使用するよう
にしたことによシ、半導体メモＩＪ Ｉｃおいて同一メ
モリ容量の場合は必要なアドレスピンを少々＜、するい
はメモリ容量をアドレスピンを増やすことなく、倍増で
きるようなアドレスデコード回路を供給できるという効
果がある。
第１図は本発明の一実施例のファンクシ】ンプロック図
、第２図は従来のアドレスデコード回路のファンクショ
ンブロック図、第３図は８１図のデコード回路ＤＤθ〜
１）Ｄ８に対する論理回路図の一実施例、第４図は同じ
くデコード回路ＤＤθ〜ＤＤ８に対する論理回路図の別
の実施例である。 Ａθ、Ａ、、Ａ２・・・・・・アドレス端子、ＢＡθ、
ＢＡＩ・・・・・・第１のバッファ回路、ＢＢθ、 Ｂ
ＢＩ・・・・・・第２のバッファ回路、ａ ｌ ＋ ａ
ｌ・・・・・・第１のバッファ回路の出力、ｂ、、ｂｌ
・・・・・・第２のバッファ回路の出力、ＤＤθ〜ＤＤ
７・・・・・・使用するデコード回路、ＤＤ８・・・・
・・未使用のデコード回路、０＃〜０７・・・・・・デ
コード回路の出力、Ｂθ、 Ｂｌ、 Ｂ２・・・・・・
従来例でのバッファ回路、Ｃ＃ ＋ ＣＩ＋ ０２・・
・・・・従来例のバッファ回路の出力、Ｄθ〜Ｄ７・・
・・・・従来例でのデコード回路。
、第２図は従来のアドレスデコード回路のファンクショ
ンブロック図、第３図は８１図のデコード回路ＤＤθ〜
１）Ｄ８に対する論理回路図の一実施例、第４図は同じ
くデコード回路ＤＤθ〜ＤＤ８に対する論理回路図の別
の実施例である。 Ａθ、Ａ、、Ａ２・・・・・・アドレス端子、ＢＡθ、
ＢＡＩ・・・・・・第１のバッファ回路、ＢＢθ、 Ｂ
ＢＩ・・・・・・第２のバッファ回路、ａ ｌ ＋ ａ
ｌ・・・・・・第１のバッファ回路の出力、ｂ、、ｂｌ
・・・・・・第２のバッファ回路の出力、ＤＤθ〜ＤＤ
７・・・・・・使用するデコード回路、ＤＤ８・・・・
・・未使用のデコード回路、０＃〜０７・・・・・・デ
コード回路の出力、Ｂθ、 Ｂｌ、 Ｂ２・・・・・・
従来例でのバッファ回路、Ｃ＃ ＋ ＣＩ＋ ０２・・
・・・・従来例のバッファ回路の出力、Ｄθ〜Ｄ７・・
・・・・従来例でのデコード回路。
Claims (1)
- 【特許請求の範囲】 １ ３値レベルが入力される２個のアドレス端子と、前
記アドレス端子の各々に対して、前記３値レベルの高レ
ベルと中レベルの差を検知する第１のバッファ回路と、
前記３値レベルの中レベルと低レベルの差を検知する第
２のバッファ回路を１つずつ有し、さらに前記第１のバ
ッファ回路の出力と前記第２のバッファ回路の出力をデ
コードする９つのデコード回路のうち任意の８つを有す
ることを特徴とするアドレスデコード回路。 ２ 前記特許請求の範囲第１項記載のアドレスデコード
回路の構成を部分的に有するアドレスデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005512A JPS63173295A (ja) | 1987-01-12 | 1987-01-12 | アドレスデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005512A JPS63173295A (ja) | 1987-01-12 | 1987-01-12 | アドレスデコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173295A true JPS63173295A (ja) | 1988-07-16 |
Family
ID=11613243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005512A Pending JPS63173295A (ja) | 1987-01-12 | 1987-01-12 | アドレスデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102737A (en) * | 1989-06-09 | 1992-04-07 | Avery Dennison Corporation | Print receiving coatings |
| JP2007035233A (ja) * | 2005-07-27 | 2007-02-08 | Toshiyasu Suzuki | 多値デコーディング手段、多値記憶回路、多値情報処理手段、多値３ステート・バッファ手段、多値マルチプレクサ手段および多値デマルチプレクサ手段 |
| CN106847328A (zh) * | 2016-12-23 | 2017-06-13 | 宁波大学 | 一种利用cnfet实现的三值2‑9线地址译码器 |
-
1987
- 1987-01-12 JP JP62005512A patent/JPS63173295A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5102737A (en) * | 1989-06-09 | 1992-04-07 | Avery Dennison Corporation | Print receiving coatings |
| JP2007035233A (ja) * | 2005-07-27 | 2007-02-08 | Toshiyasu Suzuki | 多値デコーディング手段、多値記憶回路、多値情報処理手段、多値３ステート・バッファ手段、多値マルチプレクサ手段および多値デマルチプレクサ手段 |
| CN106847328A (zh) * | 2016-12-23 | 2017-06-13 | 宁波大学 | 一种利用cnfet实现的三值2‑9线地址译码器 |
| CN106847328B (zh) * | 2016-12-23 | 2018-09-18 | 宁波大学 | 一种利用cnfet实现的三值2-9线地址译码器 |
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