JPS63169120A - Input/output buffer circuit for integrated circuit - Google Patents
Input/output buffer circuit for integrated circuitInfo
- Publication number
- JPS63169120A JPS63169120A JP62001291A JP129187A JPS63169120A JP S63169120 A JPS63169120 A JP S63169120A JP 62001291 A JP62001291 A JP 62001291A JP 129187 A JP129187 A JP 129187A JP S63169120 A JPS63169120 A JP S63169120A
- Authority
- JP
- Japan
- Prior art keywords
- current
- input
- output
- circuit
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 52
- 238000001514 detection method Methods 0.000 claims abstract description 24
- 230000006378 damage Effects 0.000 abstract description 6
- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 101150015217 FET4 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路の入出力バッファ回路に関し、特に
低消！！電力型のＣＭＯ８ｊ％積回路の高抵抗状態とな
る入・出力端子に接続された入出力バッファ回路に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an input/output buffer circuit for an integrated circuit, and particularly to a low power consumption! ! This invention relates to an input/output buffer circuit connected to an input/output terminal that is in a high resistance state of a power type CMO 8j% product circuit.
従来、この種の入出力バッファ回路は、電源と接地（グ
ランド）間にプルアップ及びプルダウン用ＭＯ３ＦＥＴ
を直列に接続する構成をとっていた。Conventionally, this type of input/output buffer circuit has a MO3FET for pull-up and pull-down between the power supply and ground.
The configuration was such that they were connected in series.
上述した従来の入出力バッファ回路は、電源とグランド
間に直列に接地されたプルアップ用ｐ型及びプルダウン
用ｎ型ＭＯ３ＦＥＴで構成されている。その入出力バッ
ファ・回路の入力に接続された端子が高抵抗状態となっ
た時に、電源とグランドの間の中間電位となると、入力
ゲートのプルアップ及びプルダウン用両ＭＯ３ＦＥＴは
、各々導通状態となり、貫通電流が流れる。この貫通電
流が流れると、消費電力が増加するばかりでなくラッチ
アップの誘因となり、さらに過電流によるＭＯＳＦＥＴ
の破壊を引き起こすという欠点があった。The conventional input/output buffer circuit described above is composed of a pull-up p-type MO3FET and a pull-down n-type MO3FET connected in series between the power supply and the ground. When the terminal connected to the input of the input/output buffer/circuit enters a high resistance state and reaches an intermediate potential between the power supply and ground, both the input gate pull-up and pull-down MO3FETs become conductive. A through current flows. When this through current flows, it not only increases power consumption but also causes latch-up, and furthermore, the MOSFET due to overcurrent
It had the disadvantage of causing destruction.
また、出力ゲートの場合には、同一端子に接続された２
つのゲートが同時にアクティブになり、その出力電位が
互いに異なる場合には、過大な電流が流れ、入力ゲート
と同じくラッチアップ及び過電流破壊を起こすという欠
点があった。In addition, in the case of an output gate, two
When two gates are activated at the same time and their output potentials are different from each other, an excessive current flows, resulting in latch-up and overcurrent breakdown, as with input gates.
本発明の目的は、このような欠点を除き、消費電流の増
加、ラッチアップおよび過電流破壊を防ぐことのできる
集積回路の入出力バッファ回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an input/output buffer circuit for an integrated circuit that can eliminate such drawbacks and prevent increases in current consumption, latch-up, and overcurrent damage.
本発明の集積回路の入出力バッファ回路の構成は、入力
バッファあるいは出力バッファと接続されこのバッファ
を流れる電流を検出する電流検出回路と、この電流検出
回路の出力により、前記入力バッファあるいは出力バッ
ファの電流経路を遮断する電流遮断回路とを有すること
を特徴とする。The configuration of the input/output buffer circuit of the integrated circuit of the present invention includes a current detection circuit that is connected to the input buffer or the output buffer and detects the current flowing through the buffer, and a current detection circuit that detects the current flowing through the buffer, and a current detection circuit that detects the current flowing through the buffer. It is characterized by having a current cutoff circuit that cuts off the current path.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の正論理で記述されたＭＯＳ
論理集積回路を示す回路図である０図中、１はｍビット
の外部バス１４のうちの１ビツトに接続された入力端子
、２．３は電流検出用のｐ型ＭＯ３ＦＥＴ、４はｎ型Ｍ
Ｏ９ＦＥＴであり、これらＭＯ３ＦＥＴ２，３．４で入
力バッファ（３０）を構成している。また、カレントミ
ラー回路５は、ｐ型ＭＯ８ＦＥＴとｎ型ＭＯ３ＦＥＴと
を直列に接続してあり、その出力はインバータからなる
電流検出回ＦＩ！ｒ６に入力される。この電流検出回路
６の出力とこの出力の遅延回路７を介した出力とはＮＯ
Ｒゲート８を経て電流遮断制御信号９を形成する。また
、入力端子１と異なるビットの外部バス１４に各々接続
された（ｍ−１）ビットの入力端子群１０は、電流遮断
用ｐ型ＭＯ９ＦＥＴＩＩ、ｐ型ＭＯ３ＦＥＴ１２、ｎ型
ＭＯ３ＦＥＴ１３からなる入力バッファを構成し、（ｍ
−１）ビットの入力バッファの構成は同一となっている
。Figure 1 shows a MOS described in positive logic according to an embodiment of the present invention.
In Figure 0, which is a circuit diagram showing a logic integrated circuit, 1 is an input terminal connected to 1 bit of the m-bit external bus 14, 2.3 is a p-type MO3FET for current detection, and 4 is an n-type MO3FET.
These MO3FETs 2, 3.4 constitute an input buffer (30). Further, the current mirror circuit 5 has a p-type MO8FET and an n-type MO3FET connected in series, and its output is a current detection circuit FI! made up of an inverter. It is input to r6. The output of this current detection circuit 6 and the output of this output via the delay circuit 7 are NO.
A current cutoff control signal 9 is formed via an R gate 8. In addition, the input terminal group 10 of (m-1) bits each connected to the external bus 14 of different bits from the input terminal 1 constitutes an input buffer consisting of a current cutoff p-type MO9FET II, a p-type MO3FET 12, and an n-type MO3FET 13. (m
-1) The configuration of the bit input buffers is the same.
ＭＯ８ＦＥＴ２，３．４の入力バッファを介して電源と
グランドの間に電流が流れると、カレントミラー回路５
には、ＭＯ３ＦＦ、Ｔ２の電流供給能力の比で決まる電
流が流れる。その比がｎ対１の時は、カレントミラー回
路５に流れる電流は入力バッファの電流の１ ／ ｎと
なる。When current flows between the power supply and ground through the input buffers of MO8FETs 2 and 3.4, the current mirror circuit 5
A current that is determined by the ratio of the current supply capabilities of MO3FF and T2 flows through. When the ratio is n:1, the current flowing through the current mirror circuit 5 is 1/n of the current of the input buffer.
センスアンプ６はカレントミラー回路５に電流が流れる
時は論理「０」を出力し、電流が流れない時には論理「
１」を出力する。The sense amplifier 6 outputs a logic "0" when current flows through the current mirror circuit 5, and outputs a logic "0" when no current flows.
1" is output.
外部バス１４の各ビット論理「１」又は論理「Ｏ」で安
定している状態では、ｎ型ＭＯ３ＦＥＴ４又はｐ型ＭＯ
３ＦＥＴ３のどちらか一方が導通し、もう一方は非導通
となり、入力バッファ（２，３，４）には貫通電流は流
れず、外部バス１４のビットの論理値に呼応した信号を
内部に伝搬する。この時、カレントミラー回路５も電流
が流れないもので、電流検出回路６は論理「１」を出力
し、電流遮蔽信号９は、論理「０」となる。When each bit of the external bus 14 is stable at logic "1" or logic "O", n-type MO3FET4 or p-type MO
Either one of the 3FETs 3 becomes conductive and the other becomes non-conductive, so that no through current flows through the input buffers (2, 3, 4), and a signal corresponding to the logic value of the bit of the external bus 14 is propagated internally. . At this time, no current flows through the current mirror circuit 5 either, the current detection circuit 6 outputs a logic "1", and the current shielding signal 9 becomes a logic "0".
そのためｐ型ＭＯ９ＦＥＴＩ １は導通状態になり、外
部バス１４の各ビットの論理値に呼応した入力を内部に
伝搬する。又、入力バッファ（１１，１２，１３）にも
貫通電流は流れない。Therefore, the p-type MO9FETI 1 becomes conductive and transmits the input corresponding to the logical value of each bit of the external bus 14 internally. Also, no through current flows through the input buffers (11, 12, 13).
外部バス１４の各ビットが論理ｒｌ、と論理「０」の間
で振動する時、その変化の時間だけ、ＭＯ３ＦＥＴ３．
４が共に導通状態となり、入力バッファ（２，３，４）
には過渡的に貫通電流が流れ、カレントミラー回路５に
も入力バッファの１ ／ ｎの電流が流れて電流検出回
路６は論理「０」を出力するが、この時入力バッファに
貫通電流が流れる時間は極めて短かく、この時間より長
い時間遅延する様に設定されている遅延回路７の出力は
、論理「１」のままで、入力バッファの貫通電流が停止
し、電流検出回路６の出力は論理「１」に戻り、電流遮
断制御信号９は論理ｒＱ。When each bit of external bus 14 oscillates between logic rl and logic "0", MO3FET3.
4 become conductive, and the input buffer (2, 3, 4)
A transient current flows through the input buffer, and a current of 1/n of the input buffer also flows through the current mirror circuit 5, and the current detection circuit 6 outputs logic "0", but at this time, the through current flows through the input buffer. The time is extremely short, and the output of the delay circuit 7, which is set to be delayed for a longer time than this time, remains at logic "1", the through current of the input buffer stops, and the output of the current detection circuit 6 is Returning to logic "1", current cutoff control signal 9 is logic rQ.
を保ち、外部バス１４の各ビットの呼応した入力を内部
に伝搬できる。The corresponding input of each bit of the external bus 14 can be propagated internally.
外部バス１４の各ビットが高抵抗状態がら論理’ＩＪ、
ｒＯＪ間の中間電位となると、ＭＯ３ＦＥＴ３．４及び
ＭＯ３ＦＥＴ１２．１３群は共に導通し、各人力バッフ
ァに貫通電流がながれる。While each bit of the external bus 14 is in a high resistance state, the logic 'IJ,
At an intermediate potential between rOJ, both the MO3FET 3.4 and the MO3FET 12.13 group become conductive, and a through current flows to each manual buffer.
これは過渡的電流ではない為、電流検出回路６が論理ｒ
□、の状態で、遅延回路７の出力も論理「０」に反転し
、電流遮断制御信号９は論理「１」となって（ｍ−１）
ビットの入力バッファ群のｐ型ＭＯ３ＦＥＴＩ １は非
導通状態となり、貫通電流経路を遮断する。この時この
人力バッファ群で流れる貫通電流は、入力バッファ（２
，３゜４）とカレントミラー回路５のみとなる。Since this is not a transient current, the current detection circuit 6
In the state of □, the output of the delay circuit 7 is also inverted to logic "0", and the current cutoff control signal 9 becomes logic "1" (m-1).
The p-type MO3FETI 1 of the bit input buffer group becomes non-conductive, cutting off the through current path. At this time, the through current flowing in this manual buffer group is the input buffer (2
, 3°4) and only the current mirror circuit 5.
外部バスの各ビットが中間電位から論理「１」又はｒＱ
Ｊになる時には、入力バッファ（２゜３．４）の貫通電
流が遮断されるので、電流検出回路６の出力は論理「１
」になり、遅延回路７の遅延回路なしに制御信号９は論
理ｒＱＪとなり、ｐ型ＭＯ３ＦＥＴ１１群は導通し、（
ｍ−１）ビットの入力バッファ群は、外部バスの各ビッ
トの呼応した入力を内部へ伝搬する。Each bit of the external bus changes from intermediate potential to logic “1” or rQ
When it becomes J, the through current of the input buffer (2°3.4) is cut off, so the output of the current detection circuit 6 becomes logic "1".
'', the control signal 9 becomes logic rQJ without the delay circuit 7, the p-type MO3FET 11 group becomes conductive, and (
The input buffer group of m-1) bits propagates the corresponding input of each bit of the external bus internally.
第２図は本発明の第２の実施例を示す回路図である。外
部バス１４に接続された入出力端子２０からの信号は、
電流検出用Ｐ型ＭＯ３ＦＥＴ２、ｐ型ＭＯ３ＦＥ２．３
．ｎ型ＭＯ３ＦＥＴ４．電流検出用ｎ型ＭＯＳＦＥＴ５
からなる回路で出力バッファを構成する。カレントミラ
ー回路５，２２、電流検出回路６，２３は、各ＭＯＳＦ
ＥＴ２．２１に流れる電流に呼応して動作する。これら
カレントミラー回路５，２２の出力は、ＯＲゲート１０
を経て出力制御用フリップフロップ２５のリセット信号
となる。このフリップフロップ２５はセット信号３１に
よりセットされ、出力制御信号２６を出力する。この制
御信号２６は、ＮＡＮＤゲート２７、インバータゲート
２８、ＮＯＲゲート２９によりＭＯ３ＦＥＴ３．４の駆
動する。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. The signal from the input/output terminal 20 connected to the external bus 14 is
P-type MO3FET2 for current detection, p-type MO3FE2.3
．． n-type MO3FET4. Current detection n-type MOSFET5
The output buffer consists of a circuit consisting of: The current mirror circuits 5, 22 and the current detection circuits 6, 23 are each MOSFET.
It operates in response to the current flowing through ET2.21. The outputs of these current mirror circuits 5 and 22 are connected to the OR gate 10.
After that, it becomes a reset signal for the output control flip-flop 25. This flip-flop 25 is set by a set signal 31 and outputs an output control signal 26. This control signal 26 drives the MO3FET 3.4 by a NAND gate 27, an inverter gate 28, and a NOR gate 29.
ｐ型ＭＯ９ＦＥＴ２に過大な電流が流れると、これに呼
応してカレントミラー回路５にも大きな電流が流れ、こ
の時電流検出回路６は、論理「１」を出力する。このｐ
型ＭＯ３ＦＥＴ２に過大な電流が流れない時には、電流
検出回路６は論理「０」を出力する。又、全く同様にｎ
型ＭＯ３ＦＥＴ２１に大電流が流れる時に電流検出回路
２３は論理「１」、大電流が流れない時は論理「０」を
出力する。このため通常の入・出力状態では、電流検出
回路６・２３は論理「０」のままで、何ら影響を与えな
い。When an excessive current flows through the p-type MO9FET 2, a large current also flows through the current mirror circuit 5 in response, and at this time the current detection circuit 6 outputs logic "1". This p
When no excessive current flows through the type MO3FET 2, the current detection circuit 6 outputs logic "0". Also, in exactly the same way, n
The current detection circuit 23 outputs a logic "1" when a large current flows through the MO3FET 21, and outputs a logic "0" when a large current does not flow. Therefore, in the normal input/output state, the current detection circuits 6 and 23 remain at logic "0" and have no influence.
外部バス１４は、種々の装置の接続されている為、入出
力端子２０と同じビットに接続された他の装置の出力バ
ッファと、出力バッファ（２゜３．４．２１）が同時に
導通することが考えられる。この時、出力される信号が
、互いに逆（例えば、出力バッファ（２，３，４，２１
）は論理「１」、外部装置は論理「Ｏ」）である場合、
過大な電流がｐ型ＭＯ３ＦＥＴ２．３を流れることにな
る。この様な電流は、ラッチアップの原因となり、過電
流による破壊をもたらす、この電流を電流検出回路６．
２３で検出し、論理「１」が出力されると、フリップフ
ロップ２５がリセットされ、出力制御信号２６を論理「
１」となし、ｐ型ＭＯＳ Ｆ ＥＴ ３及びｎ型ＭＯ３
ＦＥＴ４は非導通となって電流経路を遮断する。Since various devices are connected to the external bus 14, the output buffer of another device connected to the same bit as the input/output terminal 20 and the output buffer (2゜3.4.21) must be conductive at the same time. is possible. At this time, the output signals are opposite to each other (for example, the output buffer (2, 3, 4, 21
) is logic “1” and the external device is logic “O”), then
An excessive amount of current will flow through the p-type MO3FET 2.3. This current causes latch-up and causes damage due to overcurrent.
23 and outputs a logic "1", the flip-flop 25 is reset and the output control signal 26 is set to a logic "1".
1”, p-type MOS FET 3 and n-type MO3
FET4 becomes non-conductive and cuts off the current path.
以上説明したように、本発明は、入出力バツファを流れ
る電流を検出する手段と、この検出手段の出力により入
出力バッファの電流経路を遮断する手段を備えることに
より、入出力バツファの貫通電流を減らし、過電流を遮
断することができるので、消費電流の増加、ラッチアッ
プ、過電流破壊を防ぐことができる効果がある。As explained above, the present invention reduces the through current of the input/output buffer by providing means for detecting the current flowing through the input/output buffer, and means for cutting off the current path of the input/output buffer using the output of the detection means. This has the effect of preventing an increase in current consumption, latch-up, and overcurrent damage because it can reduce the amount of current and cut off overcurrent.
第１図、第２図は本発明の第１および第２の実施例を示
す回路図である。
１・・・入力端子、２，３，１１．１２・・・ｐ型ＭＯ
８ＦＥＴ、４ ｒ １３．２１ ”・ｎ型ＭＯ３ＦＥＴ
、５．２２・・・カレントミラー回路、６．２３・・・
電流検出回路、７・・・遅延回路、８，２９・・・ＮＯ
Ｒゲート、９・・・電流遮断制御信号、１０・・・入力
端子群、１４・・・外部バス、２０・・・入出力端子、
２４・・・ＯＲゲート、１５・・・出力フリップフロッ
プ、２６・・・出力制御信号、２７・・・ＮＡＮＤゲー
ト、２８・・・インバータ素子、３０・・・入力バッフ
ァ、３１・・・セット信号。
代理人 弁理士 内 臘 晋どゝ
／π
〈1 and 2 are circuit diagrams showing first and second embodiments of the present invention. 1...Input terminal, 2, 3, 11.12...p-type MO
8FET, 4 r 13.21”・n-type MO3FET
, 5.22...Current mirror circuit, 6.23...
Current detection circuit, 7...delay circuit, 8, 29...NO
R gate, 9... Current cutoff control signal, 10... Input terminal group, 14... External bus, 20... Input/output terminal,
24...OR gate, 15...output flip-flop, 26...output control signal, 27...NAND gate, 28...inverter element, 30...input buffer, 31...set signal . Agent Patent Attorney Shindo/π 〈
Claims (1)
ファを流れる電流を検出する電流検出回路と、この電流
検出回路の出力により、前記入力バッファあるいは出力
バッファの電流経路を遮断する電流遮断回路とを有する
ことを特徴とする集積回路の入出力バッファ回路。It is characterized by having a current detection circuit connected to an input buffer or an output buffer and detecting a current flowing through the buffer, and a current cutoff circuit that cuts off a current path of the input buffer or output buffer by the output of the current detection circuit. An input/output buffer circuit for an integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001291A JPS63169120A (en) | 1987-01-06 | 1987-01-06 | Input/output buffer circuit for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001291A JPS63169120A (en) | 1987-01-06 | 1987-01-06 | Input/output buffer circuit for integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169120A true JPS63169120A (en) | 1988-07-13 |
Family
ID=11497358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62001291A Pending JPS63169120A (en) | 1987-01-06 | 1987-01-06 | Input/output buffer circuit for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169120A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227391B2 (en) | 2004-04-28 | 2007-06-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and semiconductor integrated circuit system |
| CN104656737A (en) * | 2013-11-21 | 2015-05-27 | 恩智浦有限公司 | Input circuit with mirroring |
-
1987
- 1987-01-06 JP JP62001291A patent/JPS63169120A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227391B2 (en) | 2004-04-28 | 2007-06-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and semiconductor integrated circuit system |
| US7388411B2 (en) | 2004-04-28 | 2008-06-17 | Matsushiita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and semiconductor integrated circuit system |
| CN104656737A (en) * | 2013-11-21 | 2015-05-27 | 恩智浦有限公司 | Input circuit with mirroring |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3258866B2 (en) | Integrated circuit | |
| JPH06343023A (en) | Integrated circuit | |
| JPH01317022A (en) | Power supply switching circuit | |
| JPH07170163A (en) | Converter circuit | |
| EP0139904B1 (en) | Improved tristate control circuitry for a driver circuit | |
| JP3021145B2 (en) | Method and apparatus for noise control on a power supply bus | |
| JPS63169120A (en) | Input/output buffer circuit for integrated circuit | |
| JPS60236322A (en) | Mos transistor circuit | |
| JPS58120321A (en) | Input circuit | |
| JP2845665B2 (en) | Output buffer circuit | |
| JP2735268B2 (en) | LSI output buffer | |
| KR0143580B1 (en) | Comparator | |
| JPS62190922A (en) | Input circuit | |
| JPH0127612B2 (en) | ||
| JPS61173518A (en) | Detecting circuit for signal brake | |
| JPS61269544A (en) | Bus terminator | |
| JPS61113319A (en) | Holding circuit | |
| JPS61156918A (en) | Semiconductor integrated device | |
| JPH01272229A (en) | Cmos input circuit | |
| JPH0637623A (en) | Semiconductor integrated circuit device | |
| JPH07154236A (en) | Semiconductor integrated circuit device | |
| JPS6256015A (en) | Holding circuit | |
| JPH04369925A (en) | Output circuit for logic integrated circuit | |
| JPH02235294A (en) | Output buffer circuit | |
| JPH03250493A (en) | Output circuit |