JPS61156918A - Semiconductor integrated device - Google Patents
Semiconductor integrated deviceInfo
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- JPS61156918A JPS61156918A JP59281298A JP28129884A JPS61156918A JP S61156918 A JPS61156918 A JP S61156918A JP 59281298 A JP59281298 A JP 59281298A JP 28129884 A JP28129884 A JP 28129884A JP S61156918 A JPS61156918 A JP S61156918A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a semiconductor integrated device.
従来、CMOS半導体集積回路における出力バッファの
Pチャネルトランジスタ及びNチャネルトランジスタの
ソースは、それぞれ電源とアースに直接接続されていた
。Conventionally, the sources of a P-channel transistor and an N-channel transistor of an output buffer in a CMOS semiconductor integrated circuit have been directly connected to a power supply and ground, respectively.
出力バッファのPチャネルトランジスタ及びNチャネル
トランジスタのソースがそれぞれ電源とアースに直接接
続されているので、出力バッファの出力端子にサージ電
圧がかかったり、出力端子が電源やアースとショートし
たりすると、出力バッファのトランジスタに大電流が流
れる。一方、CMOS半導体集積回路では、トランジス
タの電流容量は小さく、又配線用のアルミ線の幅は小さ
いので、トランジスタに大電流が流れることにより、ト
ランジスタが破壊されたり、アルミ線が溶断したシして
回路が破壊される。たとえ、回路が破壊されなくとも、
大電流が長時間流れることにより、アルミ線にマイグレ
ーションなどが生じ回路の信頼性が損なわれるという欠
点があった。The sources of the P-channel transistor and N-channel transistor of the output buffer are directly connected to the power supply and ground, respectively, so if a surge voltage is applied to the output terminal of the output buffer or the output terminal is shorted to the power supply or ground, the output A large current flows through the buffer transistor. On the other hand, in CMOS semiconductor integrated circuits, the current capacity of the transistor is small, and the width of the aluminum wire for wiring is small. The circuit is destroyed. Even if the circuit is not destroyed,
The drawback is that the long-term flow of a large current causes migration in the aluminum wire, impairing the reliability of the circuit.
本発明は、CMOS半導体集積回路の出力バッファの出
力端子の異常電圧を感知し、出力バッファを電源もしく
はアースから切り離し過大電流が流れるのを阻止する半
導体集積装置を提供するものである。The present invention provides a semiconductor integrated device that senses abnormal voltage at the output terminal of an output buffer of a CMOS semiconductor integrated circuit, disconnects the output buffer from a power supply or ground, and prevents excessive current from flowing.
本発明は3個のCMOSインバータと、2個のトランス
ファーゲートと、2個の初期値設定回路とを有し、第1
のトランスファーr−トの入力端子、制御入力端子及び
出力端子を、それぞれ電源端子、第1の初期値設定回路
の出力端子及び第1、第3のCMOSインバータのPチ
ャネルトランジスタのソースに接続し、第1のCMOS
インバータの、Nチャネルトランジスタのソース、入力
端子及び出力端子をそれぞれアース、第1の初期値設定
回路の出力端子及び入力端子に接続し、第3のCMOS
インバータの入力端子、出力端子及びNチャネルトラン
ジスタのソースを、それぞれ信号入力端子、信号出力端
子及び第2のトランスファーゲートの出力端子に接続し
、第2のCMOSインバータの入力端子、出力端子、N
チャネルトランジスタのソース及びPチャネルトランジ
スタのソースを、それぞれ第2の初期値設定回路の出力
端子、入力端子、第2のトランスファーゲートの出力端
子及び電源端子に接続し、第2のトランスファーケ゛−
1の入力端子を接地し、又制御入力端子を第2の初期値
設定回路の出力端子に接続したことを特徴とする半導体
集積装置である。The present invention has three CMOS inverters, two transfer gates, and two initial value setting circuits.
The input terminal, control input terminal, and output terminal of the transfer r-t are connected to the power supply terminal, the output terminal of the first initial value setting circuit, and the sources of the P-channel transistors of the first and third CMOS inverters, respectively; 1st CMOS
The source, input terminal, and output terminal of the N-channel transistor of the inverter are connected to ground, and the output terminal and input terminal of the first initial value setting circuit, respectively, and the third CMOS
The input terminal, the output terminal, and the source of the N-channel transistor of the inverter are connected to the signal input terminal, the signal output terminal, and the output terminal of the second transfer gate, respectively, and the input terminal, the output terminal, and the N-channel transistor of the second CMOS inverter are connected to
The source of the channel transistor and the source of the P-channel transistor are connected to the output terminal, the input terminal, the output terminal and the power supply terminal of the second transfer gate, respectively, of the second initial value setting circuit, and the second transfer gate
This semiconductor integrated device is characterized in that a first input terminal is grounded, and a control input terminal is connected to an output terminal of a second initial value setting circuit.
以下、本発明の実施例について図を参照しながら説萌す
る。Hereinafter, embodiments of the present invention will be explained with reference to the drawings.
第1図において、トランジスタ5とトランジスタ6、ト
ランジスタ8とトランジスタ9、トランジスタ13とト
ランジスタ14はそれぞれCMOSインバータを構成す
る。電源端子1と12に正電圧を印加し、信号入力端子
7に入力信号を印加する。In FIG. 1, transistors 5 and 6, transistors 8 and 9, and transistors 13 and 14 each constitute a CMOS inverter. A positive voltage is applied to power supply terminals 1 and 12, and an input signal is applied to signal input terminal 7.
ここで、トランスファーゲート2と15は、それぞれ制
御入力端子の論理値がO(即ちQV)と1(即ち電源電
圧)の時、導通状態となシ、1とOの時断状態となるよ
うにしておく。まず、初期値設定入力端子3に論理値1
を入力すると、2人力N0Rr−ト4の出力は0となり
、トランスファーe−ト2が導通状態となり、Pチャネ
ルMO8)ランジスタ5,8のソースに電源電圧がかか
る。又、2人力NANDダート11の出力は1となるの
で、トランスファーケ”−)15が導通状態になり、N
チャネルMO8)ランジスタ9,14のソースが接地さ
れる。従って、トランジスタ8,9から成るインiZ−
タが動作可能となる。一方、トランジスタ5゜6から成
るインバータの出力は、2人力NORケ9−ト4を介し
てトランジスタ5,6の入力に入っており、又トランジ
スタ13 、14から成るイン/り一タの出力は2人力
NANDケ”−)11を介してトランジスタ13 、1
4の入力に入っているので、初期値設定入力端子3の入
力に関係なく、トランスファーゲート2 、15は導通
状態を保つ。次に初期値設定入力端子3に論理値Oを印
加することにより、初期設定を終える。この状態で信号
入力端子7に信号を印加すると、信号を反転したものが
信号出力端子10に現われ、トランジスタ8,9はイン
バータとして動作する。信号出力端子10が論理値10
時、信号出力端子10がアースとショートしたとする。Here, the transfer gates 2 and 15 are configured so that when the logic values of the control input terminals are O (i.e., QV) and 1 (i.e., the power supply voltage), they are not in a conductive state, but are in a time-interrupted state of 1 and O. I'll keep it. First, the logic value 1 is input to the initial value setting input terminal 3.
When input, the output of the two-power N0Rr-to-4 becomes 0, the transfer e-to-2 becomes conductive, and the power supply voltage is applied to the sources of the P-channel MO transistors 5 and 8. Also, since the output of the two-man powered NAND dart 11 is 1, the transfer cable 15 becomes conductive, and the NAND
Channel MO8) The sources of transistors 9 and 14 are grounded. Therefore, the input iZ- consisting of transistors 8 and 9
The computer becomes operational. On the other hand, the output of the inverter consisting of transistors 5.6 is input to the transistors 5 and 6 via the two-way NOR circuit 4, and the output of the inverter consisting of transistors 13 and 14 is Transistors 13, 1 via 2-man NAND
4, the transfer gates 2 and 15 remain conductive regardless of the input to the initial value setting input terminal 3. Next, by applying a logical value O to the initial value setting input terminal 3, the initial setting is completed. When a signal is applied to the signal input terminal 7 in this state, an inverted version of the signal appears at the signal output terminal 10, and the transistors 8 and 9 operate as inverters. Signal output terminal 10 has logical value 10
Suppose that the signal output terminal 10 is short-circuited to ground.
この時は、Pチャネルトランジスタ5,8が共に動作状
態なので、2人力NORケ゛−ト4の入力は共にOとな
り、その出力は1となるので、トランスファーゲート2
が断状態になる。従って電源端子1からトランスファー
ゲート2、Pチャネルトランジスタ8、信号出力端子1
0、アースという経路は断たれ、大電流が上述の・ぐス
を流れることはない。更に、Pチャネルトランジスタ5
が非動作状態になり、Nチャネルトランジスタ6が動作
状態になるので、2人力NORゲート4の入力は共に論
理値Oに固定される。At this time, since both P-channel transistors 5 and 8 are in operation, the inputs of the two-man NOR gate 4 are both O, and their output is 1, so the transfer gate 2
becomes disconnected. Therefore, from power supply terminal 1 to transfer gate 2, P channel transistor 8, signal output terminal 1
The path 0 and ground is cut off, and large currents will not flow through the above-mentioned gas. Furthermore, P channel transistor 5
is inactive and the N-channel transistor 6 is in an active state, so both inputs of the two-man NOR gate 4 are fixed at the logical value O.
他方、信号出力端子10が論理値Oの時、電源とショー
トしたとする。この時、Nチャネルトランジスタ9,1
4が共に動作状態なので、2人力NANDケ゛−ト1】
の入力は共に1となり、その出力はOとなるので、トラ
ンスファーケゝ−ト15が断状態となり、信号出力端子
10.Nチャネルトランジスタ9、トランスファーケゝ
−ト15、アースとい5 経路ハ断たれる。更に、Nチ
ャネルトランジスタ14は非動作状態になり、Pチャネ
ルトランジスタ13が動作状態になるので、2人力NA
NDケゝ−ト11の入力は共に論理値1に固定される。On the other hand, suppose that when the signal output terminal 10 has a logical value O, there is a short circuit with the power supply. At this time, N channel transistors 9, 1
4 are both in operation state, so two-person NAND gate 1]
Since both inputs become 1 and their outputs become O, the transfer gate 15 is turned off and the signal output terminals 10. The path between N-channel transistor 9, transfer gate 15, and ground connection 5 is cut off. Furthermore, since the N-channel transistor 14 becomes inactive and the P-channel transistor 13 becomes active, the two-man power NA
Both inputs of the ND gate 11 are fixed at a logic value of 1.
以上のように信号出力端子10に異常電圧がかかると、
トランジスタ8,9からなるインバータは電源或いはア
ースから切り離され、大電流がトランジスタ8.9を流
れることはない。又、この回路を再び動作させるには、
初期値設定入力端子に論理値1を加えればよい。As described above, when an abnormal voltage is applied to the signal output terminal 10,
The inverter consisting of transistors 8 and 9 is isolated from the power supply or ground, so that no large current flows through transistors 8 and 9. Also, to make this circuit work again,
Just add a logical value of 1 to the initial value setting input terminal.
上述の様に本発明によれば、CMOS半導体集積回路の
出力バッファーの出力端子に異常電圧が印加された為に
よる破壊を免れることができる。更に、本発明に係る回
路はCMOS半導体集積回路に於いて基本ケ9−トとも
言えるインバータとトランスファータートで構成できる
ため、容易に半導体集積回路内に組み込むことができる
効果を有するものである。As described above, according to the present invention, damage caused by abnormal voltage being applied to the output terminal of the output buffer of a CMOS semiconductor integrated circuit can be avoided. Further, since the circuit according to the present invention can be constructed from an inverter and a transfer circuit, which can be called basic gates in a CMOS semiconductor integrated circuit, it has the advantage that it can be easily incorporated into a semiconductor integrated circuit.
第1図は本発明に係る一実施例を示す回路図である。
1.12・・・’ti端子、2,15・・・トランスフ
ァータート、3・・・初期値設定入力端子、4・・・2
人力NORケ9−ト、5 、8 、13・・・Pチャネ
ルMO8)ランジスタ、6 、9 、14・・・Nチャ
ネルMO8)ランジスタ、7・・・信号入力端子、10
・・・信号出力端子、11・・・2人力NAND &”
−) 、16・・・インバータ。FIG. 1 is a circuit diagram showing one embodiment of the present invention. 1.12...'ti terminal, 2,15...Transfer start, 3...Initial value setting input terminal, 4...2
Manual NOR gate, 5, 8, 13...P channel MO8) transistor, 6, 9, 14...N channel MO8) transistor, 7...signal input terminal, 10
...Signal output terminal, 11...2 manual NAND &"
-), 16... Inverter.
Claims (1)
ァーゲートと、2個の初期値設定回路とを有し、第1の
トランスファーゲートの入力端子、制御入力端子及び出
力端子を、それぞれ電源端子、第1の初期値設定回路の
出力端子及び第1、第3のCMOSインバータのPチャ
ネルトランジスタのソースに接続し、第1のCMOSイ
ンバータのNチャネルトランジスタのソース、入力端子
及び出力端子を、それぞれアース、第1の初期値設定回
路の出力端子及び入力端子に接続し、第3のCMOSイ
ンバータの入力端子、出力端子及びNチャネルトランジ
スタのソースを、それぞれ信号入力端子、信号出力端子
及び第2のトランスファーゲートの出力端子に接続し、
第2のCMOSインバータの入力端子、出力端子、Nチ
ャネルトランジスタのソース及びPチャネルトランジス
タのソースを、それぞれ第2の初期値設定回路の出力端
子、入力端子、第2のトランスファーゲートの出力端子
及び電源端子に接続し、第2のトランスファーゲートの
入力端子を接地し、制御入力端子を第2の初期値設定回
路の出力端子に接続したことを特徴とする半導体集積装
置。(1) It has three CMOS inverters, two transfer gates, and two initial value setting circuits, and connects the input terminal, control input terminal, and output terminal of the first transfer gate to the power supply terminal, Connect to the output terminal of the first initial value setting circuit and the sources of the P-channel transistors of the first and third CMOS inverters, and ground the sources of the N-channel transistors, the input terminal, and the output terminal of the first CMOS inverter, respectively. , are connected to the output terminal and input terminal of the first initial value setting circuit, and the input terminal and output terminal of the third CMOS inverter and the source of the N-channel transistor are connected to the signal input terminal, the signal output terminal and the second transfer terminal, respectively. Connect to the output terminal of the gate,
The input terminal, the output terminal, the source of the N-channel transistor, and the source of the P-channel transistor of the second CMOS inverter are respectively connected to the output terminal, the input terminal, the output terminal of the second transfer gate, and the power supply of the second initial value setting circuit. A semiconductor integrated device, wherein the input terminal of the second transfer gate is grounded, and the control input terminal is connected to the output terminal of the second initial value setting circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59281298A JPS61156918A (en) | 1984-12-27 | 1984-12-27 | Semiconductor integrated device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59281298A JPS61156918A (en) | 1984-12-27 | 1984-12-27 | Semiconductor integrated device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61156918A true JPS61156918A (en) | 1986-07-16 |
Family
ID=17637117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59281298A Pending JPS61156918A (en) | 1984-12-27 | 1984-12-27 | Semiconductor integrated device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61156918A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7657660B2 (en) | 2006-03-29 | 2010-02-02 | Fujitsu Microelectronics Limited | Input-output device and control method thereof |
-
1984
- 1984-12-27 JP JP59281298A patent/JPS61156918A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7657660B2 (en) | 2006-03-29 | 2010-02-02 | Fujitsu Microelectronics Limited | Input-output device and control method thereof |
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