JPS63164450A - Electronic circuit component - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえば集積回路（ＩＣ）などが実装される
電子回路用基板や、たとえば半導体集積回路素子が格納
されるパフケージなどに好適に用いられる電子回路部品
に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention is suitable for use in electronic circuit boards on which integrated circuits (ICs) are mounted, puff cages in which semiconductor integrated circuit elements are stored, and the like. Regarding circuit components.
従来技術
近年、回路配線基板などにおいて、形成されている回路
配線の微細化、高密度化がますます向上しており、この
ためこのような需要に答える回路配線基板の製造技術が
開発されている。Conventional technology In recent years, circuit wiring formed on circuit wiring boards has become increasingly finer and more dense, and for this reason, manufacturing technology for circuit wiring boards has been developed to meet these demands. .
このような回路配線基板を製造する第１の従来の技術と
しては、たとえばアルミナ系セラミクスなどから成る基
材上に、たとえばモリブデンやタングステンなど高溶点
金属材料をスクリーン印刷した後、これをたとえば１５
００℃程度の温度で焼付は加工する技術が知られている
。A first conventional technique for manufacturing such a circuit wiring board is to screen print a high melting point metal material such as molybdenum or tungsten on a base material made of, for example, alumina-based ceramics, and then print it on a substrate made of, for example, 15
A technique is known in which baking is performed at a temperature of about 00°C.
このような従来技術では、回路配線を形成するにあたっ
てスクリーン印刷技術を用いるため、回路配線の幅とし
て少なくとも１００μ鰺程度を必要とし、したがってこ
のような回路配線基板の微細化および高密度化に制限が
課されてしまういう問題点がある。また本従来技術の他
の問題点として、基材に用いるセラミクスは、誘電率が
たとえば１０程度とむやみに高く、回路中の抵抗分とあ
いまって信号の高速伝播が困難となり、このような従来
技術を用いて構成される電子回路などの高速動作が不可
能となってしまうという問題、αがあった。In such conventional technology, since screen printing technology is used to form the circuit wiring, the width of the circuit wiring needs to be at least 100μ, which limits the miniaturization and high density of such circuit wiring boards. There is a problem with being imposed. Another problem with this prior art is that the dielectric constant of the ceramics used for the base material is unnecessarily high, for example, about 10, and this combined with the resistance in the circuit makes it difficult for high-speed signal propagation. There was a problem, α, that made it impossible for high-speed operation of electronic circuits constructed using .
このような問題点を解決するための第２の従来技術とし
て、たとえばセラミクスなどの基材上にポリイミド膜を
形成し、その上に金属材料を蒸着し、その後にエツチン
グして所望のパターンの回路配線を形成し、この工程を
繰返して一層または多層の回路配線基板を形成する技術
が用いられている。As a second conventional technique to solve such problems, a polyimide film is formed on a base material such as ceramics, a metal material is deposited on the film, and then etched to form a circuit in a desired pattern. A technique is used in which wiring is formed and this process is repeated to form a single-layer or multi-layer circuit wiring board.
このような従来技術では、前述した第１の従来技術と比
較し、回路配線の幅が２５μｍ程度と狭くでき、回路配
線基板などの微細化、高密度化を向上できる利点がある
。また回路配線相互の電気的絶縁を実現するポリイミド
膜はそのｙ＃電車が３〜３．５ と比較的小さく、した
がって第１の従来技術を用いる場合よりも信号の伝播速
度を増大でき、構成される電子回路の処理速度を向上で
きる。Compared to the first conventional technique described above, this conventional technique has the advantage that the width of the circuit wiring can be narrowed to about 25 μm, and the miniaturization and high density of circuit wiring boards can be improved. In addition, the polyimide film that realizes electrical insulation between circuit wiring has a relatively small y# of 3 to 3.5, so it is possible to increase the signal propagation speed compared to the case of using the first conventional technology. The processing speed of electronic circuits can be improved.
また、たとえば集積口１ｉｅ（ＩＣ）や大規模集積回路
（ＬＳＩ）、バイブリフト集積回路などが実装される電
子回路用基板において導電体層の眉間絶縁膜や保護膜も
しくは、たとえば半導体集積回路素子などが格納される
パッケージなどに、ポリイミド樹脂上に回路配線として
金属薄膜を形成する技術が広く用いられている。ポリイ
ミド樹脂は、電気絶縁性の観点からはポリマの中では比
較的高い耐熱性と低ｙ＃電率とを有しており、蒸着、メ
ッキなどの各種加工処理に広い耐性を有することが知ら
れている。In addition, for example, in an electronic circuit board on which an integrated circuit (IC), a large-scale integrated circuit (LSI), a vibe lift integrated circuit, etc. are mounted, an insulating film or a protective film between the eyebrows of a conductive layer, or a semiconductor integrated circuit element, etc. The technology of forming thin metal films as circuit wiring on polyimide resin is widely used in packages in which devices are housed. From the viewpoint of electrical insulation, polyimide resin has relatively high heat resistance and low y# electrical conductivity among polymers, and is known to have a wide range of resistance to various processing treatments such as vapor deposition and plating. ing.
一方、このような第２の従来技術においては、ポリイミ
ド０Ｉ脂被膜と回路配線との密着強度の信頼性がむやみ
に低いという問題点がある。この問題７αの指摘は、後
述の実施例の項目において、本件発明と対比される比較
例における実験結果として詳述”ｒるが、以下に概略を
示す。たとえばクロム、モリブデン、チタンなどの金属
材料がら成る回路配線は、１５０℃での高温放置試験に
おいて、この回路配線金属の酸化により、１００時間時
間数置した状態では、ポリイミド併脂−回路配線金属間
の密着強度が、５ ｋｇ／ ｍｅ２がら１ ｋＢ／ ＋
ａ＋ａ’程度に低下してしまうことが確認された。On the other hand, the second conventional technique has a problem in that the reliability of the adhesion strength between the polyimide 0I fat film and the circuit wiring is unnecessarily low. This problem 7α will be discussed in detail in the Examples section below as an experimental result of a comparative example compared with the present invention, but an outline is given below.For example, metal materials such as chromium, molybdenum, titanium In a high-temperature storage test at 150°C, the adhesion strength between the polyimide resin and the circuit wiring metal decreased by 5 kg/me2 after being left for 100 hours due to the oxidation of the circuit wiring metal. 1 kB/+
It was confirmed that the value decreased to about a+a'.
すなわち従来、一般に用いられているポリイミド樹脂は
、一般式、
で示され、官能基Ｒ１は、たとえば
のいずれかであって、官能基Ｒ２は、たとえばイミド樹
脂が一般的に用いられている。That is, polyimide resins that have been commonly used in the past are represented by the following general formula, where the functional group R1 is, for example, any one of the following, and the functional group R2 is, for example, an imide resin.
上記に示した従来から用いられている官能基は電子供与
性であり、このような官能基と金属原子との結合状態が
熱的に不安定なことに起因して、上述のような事態が発
生している。The conventionally used functional groups shown above are electron donating, and the above-mentioned situation occurs because the bonding state between such functional groups and metal atoms is thermally unstable. It has occurred.
すなわち、ポリイミド樹脂と金属との結合は、金属の外
灯電Ｔがポリイミド０１脂のカルボニル基部分に供グさ
れて形成される、
−Ｃ−〇−金属、または−〇−金金
属る化学結合によって密着している。従来のポリイミド
樹脂では、
Ｉ
−Ｎ−Ｃ＝０
補遺の電子密度が低い事実が、本件発明者によって確認
された。この事実は、Ｘ Ｐ Ｓ （Ｘ −ｒａｙＰ
Ｉ＋ｏｔｏｅｌｅｃＬｒｏｎ Ｓ ｐｃｅｔｒｏｓｅｏ
ｐｅ （Ｅ Ｓ ＣＡ ））分析によって確認された。In other words, the bond between the polyimide resin and the metal is formed by a chemical bond of -C-〇-metal or -〇-gold metal, which is formed by applying a metal external lamp T to the carbonyl group portion of polyimide 01 resin. It's in close contact. The inventor of the present invention has confirmed that in conventional polyimide resins, the electron density of the I-N-C=0 addendum is low. This fact indicates that X P S (X −rayP
I+otoelecLron S pcetroseo
pe (ES CA )) analysis.
上述したような回路配線用基板の製造工程では、７オト
リソグラフイエ程およびポリイミド前駆体をポリイミド
０１脂とするためのキエア工程が採用されており、これ
らには種々の熱処理工程が含まれている。また半導体集
積回路素子をパッケージする工程にも熱処理工程が含ま
れており、また製品となった集積回路の動作時にも発熱
現象がみられる。したがってこのような熱環境下で前述
したようなポリイミドＩｆＪｌｌｌｔと回路配線などの
金属層との密着強度の劣化が発生すると、回路配線の断
線や半導体集積回路素子のパフケ−７からの剥離などが
発生するという重大な事態が発生してしまう。In the manufacturing process of circuit wiring boards as described above, a 7 otolithographic process and a process for converting the polyimide precursor into polyimide 01 resin are adopted, and these processes include various heat treatment processes. . Furthermore, the process of packaging semiconductor integrated circuit elements also includes a heat treatment process, and heat generation is also observed during operation of the integrated circuit as a product. Therefore, if the adhesion strength between the polyimide IfJlllt and the metal layer such as the circuit wiring deteriorates in such a thermal environment as described above, the circuit wiring may break or the semiconductor integrated circuit element may peel off from the puff case 7. A serious situation will occur.
発明が解決しようとする問題点
本発明は、上述の問題点に鑑みてなされたものであって
、ポリイミドｔｊｆ＊と金Ｊ％？ｉ！膜との密着強度に
関する信頼性を桁数に向上し、熱環境下であっても二の
信頼性が格段に向上された電子回路部品を提供とするこ
とを目的とする。Problems to be Solved by the Invention The present invention has been made in view of the above-mentioned problems. i! It is an object of the present invention to provide an electronic circuit component whose reliability regarding adhesion strength with a film is improved by several orders of magnitude, and whose reliability is significantly improved even in a thermal environment.
問題点を解決するための手段
本発明は、基材表面に形成されたポリイミド樹脂上に金
属薄膜を形成して成る電子回路部品において、
ポリイミド樹脂は、一般式、
官能基Ｒ１、Ｒ２、Ｒ３の少なくとも１つは電子吸引性
基が選ばれることを特徴とする電子回路部品である。Means for Solving the Problems The present invention provides an electronic circuit component formed by forming a metal thin film on a polyimide resin formed on the surface of a base material. The electronic circuit component is characterized in that at least one of the electronic circuit components is selected from an electron-withdrawing group.
本発明の好ましい実施態様は、上記電子吸引性基は一般
式、
（ｎ＝１または２）
（破線は結合手の存在または
不存在を表ｔ）す）
（破線は結合手の存在または不存在を表わす）で表わさ
れる種類から選ばれるようにしたことを特徴とする。In a preferred embodiment of the present invention, the electron-withdrawing group has the general formula (n=1 or 2) (the broken line represents the presence or absence of a bond) (the broken line represents the presence or absence of a bond) It is characterized by being selected from the types represented by ).
池の好ましい実施態様は、上記金属薄膜の少なくともポ
リイミド樹脂に接触する表面は、モリブデン（Ｍｏ）、
クロム（Ｃｒ）、チタ７（Ｔｉ）、タングステン（Ｗ＞
の少な（とも１種の単体、もしくはそれらの２種または
それ以上の種類の合金から成ることを特徴とする。In a preferred embodiment of the pond, at least the surface of the metal thin film that contacts the polyimide resin is made of molybdenum (Mo),
Chromium (Cr), tita 7 (Ti), tungsten (W>
It is characterized by being composed of a single substance or an alloy of two or more of these types.
さらに他の好ましい実施態様は、基材材料として、セラ
ミクス、ガラス、金属の少なくともいずれか一つ□が選
ばれることを′特徴とする。Yet another preferred embodiment is characterized in that at least one of ceramics, glass, and metal is selected as the base material.
さらに他の好ましい実施態様は、ポリイミド樹Ｎ層は、
層厚２〜５０μ−に形成されることを特徴とする。 。In yet another preferred embodiment, the polyimide tree N layer is
It is characterized by being formed with a layer thickness of 2 to 50 μm. .
さらに他の好ましい実施態様は、金ＦＡ薄膜は膜厚２５
０〜４０００人に形成されることを特徴とする。In yet another preferred embodiment, the gold FA thin film has a thickness of 25
It is characterized by being formed between 0 and 4000 people.
さｒ）に他の好ましい実施態様は、金属薄膜のポリイミ
ド樹脂層と接触しない部分はアルミニウム（ＡＩ）、銅
（Ｃｕ）、金（Ａ ｕ）の少なくともいずれか一つが選
ばれることを特徴とする。Another preferred embodiment of sr) is that at least one of aluminum (AI), copper (Cu), and gold (Au) is selected for the portion of the metal thin film that does not come into contact with the polyimide resin layer. .
作 用
本発明に従えば、電子回路部品を構成する基材表面にポ
リイミド樹脂層を形成し、その層上に金属薄膜を形成す
る。このときポリイミド樹脂は、下記一般一式、
で表わされる種類が選ばれる。また上記借造式ににＩ；
いて官能基ｒ？１．Ｒ２，Ｒ３の少なくとも１つを電子
吸引性基から選ぶに
のように電子吸引性基に選ばれた官能基Ｒ１゜Ｒ２，Ｒ
３を有するポリイミド樹脂において、上記−殻構造式の
＋１
−Ｎ−Ｃ＝０
構造部分における電子密度が低いことが、本件発明者に
よって確認された。これはＸ Ｐ Ｓ （Ｘ −ｒａｙ
Ｐ ｂｏｔｏｅｌｅｃｔｒｏｎ Ｓ ｐｅｅｔｒｏｓｃ
ｏｐｅ （Ｅ Ｓ ＣＡ ））分析法によって確認され
た。このような場合、ポリイミドＮ４造の前記第２式に
示される構造部分が、ポリイミド樹脂層上に形成される
金属藩校の金属原子から電子を受取り易くなり、このた
めポリイミド樹脂と金属とは、金属の外殻電子がポリイ
ミドのカルボニル基に供与されて形成される一〇−０−
Ｍ
構造または、
ｍ ｃ −Ｍ
構造の化学結合において、結合二本ルギが従来技術の項
で述べた官能基を有するポリイミ１１より格段に高くな
る。したがって高温の酸素雰囲気中であっても、ポリイ
ミド樹脂と金属との結合は切断されず、密着強度に関す
る信頼性が飛躍的に向上される。Function According to the present invention, a polyimide resin layer is formed on the surface of a base material constituting an electronic circuit component, and a metal thin film is formed on the layer. At this time, the types of polyimide resins represented by the following general set are selected. Also, in the above borrowing style;
Is there a functional group r? 1. A functional group R1゜R2,R selected as an electron-withdrawing group such that at least one of R2, R3 is selected from electron-withdrawing groups.
The inventor of the present invention has confirmed that, in the polyimide resin having 3, the electron density in the +1-N-C=0 structural portion of the above-mentioned -shell structural formula is low. This is X P S (X -ray
P botoelectron S peetrosc
confirmed by the OPE (ESCA) analysis method. In such a case, the structural part shown in the second formula of the polyimide N4 structure easily receives electrons from the metal atoms of the metal layer formed on the polyimide resin layer, and therefore the polyimide resin and the metal are The outer shell electrons of are donated to the carbonyl group of polyimide to form 10-0-
In the chemical bond of the M structure or the m c -M structure, the double bond strength is much higher than that of polyimide 11 having a functional group described in the section of the prior art. Therefore, even in a high-temperature oxygen atmosphere, the bond between the polyimide resin and the metal is not broken, and reliability regarding adhesion strength is dramatically improved.
上記第１式に示す本発明に用いられるポリイミド樹脂の
構造において、官能基Ｒ１、Ｒ２、Ｒ３の少なくとも１
つは、下記の各一般式で示される電子吸引性基
（ｏ＝１または２）
（破線は結合手の存在または
不存在を表わす）
（破線は結合手の存在または不存在を表わす）の中から
選ばれる。In the structure of the polyimide resin used in the present invention shown in the above formula 1, at least one of the functional groups R1, R2, and R3
One is the electron-withdrawing group (o=1 or 2) represented by each general formula below (the broken line represents the presence or absence of a bond) (the broken line represents the presence or absence of a bond). selected from.
またポリイミド樹脂層上に形成される金属ＷＩＩ膜にお
いて、少なくともポリイミド樹脂層に接触する表面はモ
リブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔ ｉ）
、タングステン（Ｗ）の少な（とも１種類の単体もしく
は、それらの２種またはそれ以上の合金から形成される
。このような種類の金属は前記金Ｒ薄膜においてポリイ
ミド樹脂層と接触しない部分を構成するアルミニウム（
Ａ ｆ）、銅（Ｃｕ）、金（Ａ ｕ）よりも、前記ポリ
イミド樹脂層への密着強度が大きいことが確認されてい
る。In addition, in the metal WII film formed on the polyimide resin layer, at least the surface that contacts the polyimide resin layer is made of molybdenum (Mo), chromium (Cr), titanium (Ti).
, a small amount of tungsten (W) (both of which are formed from one type alone or an alloy of two or more of these metals. These types of metals constitute the portions of the gold R thin film that do not contact the polyimide resin layer. Aluminum (
It has been confirmed that the adhesion strength to the polyimide resin layer is greater than that of A f), copper (Cu), and gold (A u).
このポリイミド樹脂層は後述するポリイミド樹脂萌駆体
を用い、これをいわゆるスピンナ法またはスプレー法な
どによって基材表面に塗布し、３００℃〜４００℃で熱
処理を行なうことにより、ポリイミドＮ４造を有する２
〜５０μ輪の膜厚を形成する。次いで、ホトリソグラフ
ィ技術などにより多層補遺とする場合の接Ｊ２ｍスルー
ホールなどを形成する。This polyimide resin layer is formed using a polyimide resin precursor described later, which is applied to the surface of the base material by a so-called spinner method or spray method, and then heat-treated at 300°C to 400°C.
Form a film thickness of ~50 μm. Next, contact J2m through-holes and the like are formed using photolithography technology or the like to form a multilayer supplement.
この上に形成される金属ＴＩ膜はスパッタリング法、イ
オンブレーティング法などを用いて、ポリイミド樹脂層
上に塗布され、ホトリソグラフィ技術によりエツチング
され、この際マスクとして用いられているホトレジスト
層を剥離除去することにより、所望の回路配線パターン
を実現する。このような工程をａ返すことにより、多層
配線回路基板を実現することができる。The metal TI film formed on this is coated on the polyimide resin layer using sputtering method, ion blasting method, etc., and is etched using photolithography technology. At this time, the photoresist layer used as a mask is peeled off and removed. By doing so, a desired circuit wiring pattern is realized. By repeating such steps, a multilayer wiring circuit board can be realized.
実施例
（１）回路基板１の！！造工程
１１図は本発明の一実施例の多層配線回路基板（以下、
回路基板と略す）１の断面図である。第１図を参照して
、回路基板１は、たとえばセラミクス材料から成る絶縁
基板２上に、後述するような構造を有する第１配線Ｍ３
が形成されており、その上に形成されたポリイミド樹脂
１１１４のスルーホール５を介して、第２配線Ｍ６と所
望の位置で接続される。この第２配線層６と第１配線Ｗ
１３とは、ポリイミド樹脂Ｗ４によって基本的には絶縁
されている。Example (1) Circuit board 1! ! Figure 11 shows the manufacturing process of a multilayer wiring circuit board (hereinafter referred to as
1 is a sectional view of a circuit board (abbreviated as “circuit board”) 1; FIG. Referring to FIG. 1, a circuit board 1 includes a first wiring M3 having a structure as described later on an insulating substrate 2 made of, for example, a ceramic material.
is formed thereon, and is connected to the second wiring M6 at a desired position via the through hole 5 of the polyimide resin 1114 formed thereon. This second wiring layer 6 and the first wiring W
13 is basically insulated by polyimide resin W4.
またこの第２配線層Ｇ上にポリイミド樹脂層７を形成し
、このポリイミド樹脂４脂層７のスルーホール３を介し
て、第３配線層９が所望の位置で第２配ＩｆＡ層６と接
続される。このような配線層３，６とその上に形成され
るポリイミド樹脂層４．７との組み合わせは、本実施例
では２層として説明するが、一般に３層以上の多層ｖＩ
造であっても本発明は同様に実施される。Further, a polyimide resin layer 7 is formed on this second wiring layer G, and the third wiring layer 9 is connected to the second wiring IfA layer 6 at a desired position via the through hole 3 of this polyimide resin 4 resin layer 7. be done. Although the combination of such wiring layers 3 and 6 and the polyimide resin layer 4.7 formed thereon is described as two layers in this embodiment, it is generally a multilayer VI of three or more layers.
The present invention can be implemented in the same manner regardless of the structure.
第２図は第１図の切断面線ｆｆ−１１がら見た断面図で
ある。第２図を参照して、ポリイミドｔＪ（ｌｉｔ Ｎ
４．７に挟まれる第２配Ｒ層６はそのポリイミド樹脂４
．７に接触する側の表面である密着層１０゜１１と、密
着層１０．１１の間に形成される配線層１２から成る。FIG. 2 is a sectional view taken along the section line ff-11 in FIG. 1. Referring to FIG. 2, polyimide tJ (lit N
4. The second R layer 6 sandwiched between the polyimide resin 4
．． The wiring layer 12 is formed between an adhesive layer 10.11, which is the surface in contact with the adhesive layer 7, and the adhesive layer 10.11.
前記密着層ｉｏ、ｉｉはモリブチ°ン、クロム、チタン
、タングステンの少な（とも１種の単体もしくは、それ
らの２種またはそれ以上の種類の合金から成る０本実施
例では密着層１０をモリブデンＭｏの単体から形成し、
密着層１１をクロムＣ「の単体から形成する。＊た配線
層１２はフルミニウＡ Ａ １． ｇｌ Ｃｕ、金Ａｕ
の少なくともいずれか１つから形成される０本実施例で
は配線Ｍ１２は銅Ｃｏの単体から形成する。The adhesion layers io and ii are made of molybdenum, chromium, titanium, and tungsten (all of which are made of one kind or an alloy of two or more of them). formed from a simple substance of
The adhesion layer 11 is formed from a simple substance of chromium C.
In this embodiment, the wiring M12 is formed from at least one of copper (Co).
第１図および第２図を参照して、説明したＭＩＩ造を有
する回路基板１の製造工程について説明する。The manufacturing process of the circuit board 1 having the MII structure described above will be described with reference to FIGS. 1 and 2.
（１）第１配＃ａ屑３の製造工程
まず第１Ｕ！：１に示す絶縁基板２上にモリブデン−胴
をスパッタリング法で形成する。これはモリブデンを膜
Ｑ０．２μｍおよび銅を膜厚０．４μ輪に同一パッチ連
続スパッタリングで什なう。引続いてＶ、厚３μ輪に銅
の電解メッキを行なう。続いて膜厚０．１μ−にクロム
をスパッタリングで形成する。(1) Manufacturing process of 1st distribution #a scrap 3 First, 1U! A molybdenum shell is formed on the insulating substrate 2 shown in 1 by sputtering method. This is done by continuously sputtering molybdenum to a film thickness of 0.2 μm and copper to a film thickness of 0.4 μm in the same patch. Subsequently, copper electrolytic plating is applied to the V ring with a thickness of 3 μm. Subsequently, chromium is formed by sputtering to a thickness of 0.1 μm.
（２）ＰｔＳ１配＃Ｉ層３の加工工程
上述のようにして得られた多層金属薄膜上に、いわゆる
ネ〃系レジストをスピンナ法で塗布する。(2) Processing process of PtS1 #I layer 3 A so-called neutral resist is applied by a spinner method onto the multilayer metal thin film obtained as described above.
スピンナ法は、前記多層金属薄膜上
る絶縁基板２を、所定のステーノ上に吸着固定し、液体
状の前記レノストを滴下し、次にこのステーノをたと元
ば１０００ｒｐ論で１０秒間回転させる。In the spinner method, the insulating substrate 2 on which the multilayer metal thin film is mounted is suctioned and fixed on a predetermined steno, the liquid renost is dripped onto it, and then the steno is rotated at approximately 1000 rpm for 10 seconds.
このときの遠心力により液体状のレノストが半径方向外
方に均一に拡散し、前記金属ＷＩ膜上に均一な膜厚でレ
ジストを塗布でとる。このとさ、塗布されるのは（Ｃわ
ゆるレジスト前駆体であり゛、この前駆体から溶媒を揮
散させる必要がある。したがってたとえば大気界１ｆｆ
ｌｘ中で８０℃、４０分間の加熱、いわゆるブレベーク
処理を行ない、前記液状レジストを半乾燥させる。Due to the centrifugal force at this time, the liquid Renost is uniformly diffused outward in the radial direction, and a resist is coated on the metal WI film with a uniform thickness. In this case, what is applied is a so-called resist precursor (C), and it is necessary to volatilize the solvent from this precursor.
The liquid resist is semi-dried by heating at 80° C. for 40 minutes in 1x, a so-called bre-bake process.
次に、所定の配線パターンを形成するために、所定の配
線パターンが描画されたマスクを前記レノスト上に密着
させ、光を照射させてレソス）ｌを露光させる。このよ
うないわゆるコンタクト露光により、該マスクの寸法通
りのレジストパターンが得られる。このように露光され
たレフスト層を含むＮ４戊をたとえばキシレン系現像液
によって現像し、次にレジスト材料を後述するエツチン
グ処理に耐える構造とするため、いわゆるポストベーク
処理を行なう、すなわち大気雰囲気中で１３０℃、３０
分間の加熱を行ない、レジスト材料を熱架橋させ、強固
な膜とする。さらに、これにょって下地である前記多層
金属ＴｇｖＬ層との密着性が向上される。Next, in order to form a predetermined wiring pattern, a mask on which a predetermined wiring pattern is drawn is brought into close contact with the renost, and light is irradiated to expose the renost. By such so-called contact exposure, a resist pattern having the same dimensions as the mask can be obtained. The N4 resist layer containing the exposed resist layer is developed using, for example, a xylene developer, and then a so-called post-bake process is performed, that is, in order to make the resist material resistant to the etching process described later. 130℃, 30
Heating is performed for a few minutes to thermally crosslink the resist material and form a strong film. Furthermore, this improves the adhesion with the underlying multilayer metal TgvL layer.
次に、上述したように植成されたクロム層のエツチング
を行なうが、これは前記金属Ｔｉ膜層とレジスト層とが
形成された基板を、３６％塩酸にｉ２漬することによっ
て行なわれる０次にクロム層の下層の銅層のエツチング
を行なう、これは過硫酸アンモニウム水溶液に浸漬する
ことによって行なわれ、引続きモリブデン層の工７チン
グを行なう。Next, the chromium layer implanted as described above is etched, and this is done by immersing the substrate on which the metal Ti film layer and resist layer have been formed in 36% hydrochloric acid. The copper layer underlying the chromium layer is then etched by immersion in an aqueous ammonium persulfate solution, followed by the etching of the molybdenum layer.
これは７エリシアン化カリウム水溶液に浸漬することに
よって行なわれる。このようにして金属薄Ｖ、層が全て
エツチングされ終わった後、レジスト層を剥離するため
８０℃の剥離液に２０分間浸漬する。ここで用いられる
剥ａｔは通常市販されている種類である。This is done by immersion in an aqueous potassium 7-erythyanide solution. After all the metal thin V layers have been etched in this manner, the resist layer is immersed in a stripping solution at 80° C. for 20 minutes to strip the resist layer. The peeling att used here is of the type that is usually commercially available.
（３）絶縁Ｍ（ポリイミド樹脂ｆｆｉ？）成膜工程後述
するような組成のポリイミド前駆体を、前記エツチング
工程終了後の回路基板１上に塗布する。これはたとえば
、前述したようなスピンナ法によって行なわれ、ステー
ジをたとえば２０００ｒｌｌｌ−で１０秒間回転させる
。これによってポリイミド耐駆体が均一な膜厚で塗布さ
れる。続いて大気雰囲気中で８０℃、４０分間の加熱を
行ない、ポリイミド前駆体がら溶媒を揮散させ、半乾燥
させる。(3) Insulating M (Polyimide Resin ffi?) Film Forming Step A polyimide precursor having a composition as will be described later is applied onto the circuit board 1 after the etching step. This is done, for example, by the spinner method as described above, in which the stage is rotated, for example, at 2000 rll- for 10 seconds. This allows the polyimide resistor to be coated with a uniform thickness. Subsequently, heating is performed at 80° C. for 40 minutes in the air to evaporate the solvent from the polyimide precursor and semi-dry it.
続いて、半乾燥されたポリイミド前駆体に対してキュア
工程を施す。これはポリイミド前駆体を加熱処理するこ
とにより、前駆体を構成する分子をイミド化させ、所望
のポリイミド構造とするためである。その処理条件は、
たとえばコンベア式の連続炉を用い、窒素ガス雰囲気中
で４００℃最大１時間の加熱を行なう。これによってポ
リイミド前駆体は所望のポリイミドｖＩ造となり、Ｈｔ
Ａ厚１０μｍの前記絶Ｉ＆校（ポリイミド樹脂ＷＪ７）
が得られる。Subsequently, the semi-dried polyimide precursor is subjected to a curing process. This is because by heat-treating the polyimide precursor, molecules constituting the precursor are imidized to form a desired polyimide structure. The processing conditions are
For example, using a conveyor-type continuous furnace, heating is performed at 400° C. for a maximum of 1 hour in a nitrogen gas atmosphere. As a result, the polyimide precursor becomes the desired polyimide vI structure, and Ht
A 10μm thick I&C (polyimide resin WJ7)
is obtained.
（４）絶縁層（メリイミド樹脂Ｍ７）の加工工程この工
程は第１図に示すように、ポリイミド樹脂層・ｔのスル
ーホール５などを形成する処理工程である。前記キュア
処理後のポリイミド膜上に、酸化シリコン５１０２を３
μ−の膜厚となるよう１こスパッタリングする。続いて
前記スピンナ法（１２００ｒｐｍ、１０秒間の回転）に
より、ポジ系レノストを塗布し、大気雰囲気中で８５℃
、９０分間の加熱を行ないレノスト全体を半乾燥させる
１次に前述したコンタクト露光を行ない、所定のスルー
ホール５などを形成するパターンを形成し、アルカリ系
現像液によって現像を行なう。その後、大気雰囲気中で
１３５℃、３０分間の加熱処理（前記ポストベーク処理
）を行ない、レノスト材料を熱架橋させる。(4) Processing step of insulating layer (merimide resin M7) As shown in FIG. 1, this step is a processing step for forming through holes 5 of the polyimide resin layer t. Silicon oxide 5102 is deposited on the polyimide film after the curing process.
Sputtering is performed to obtain a film thickness of .mu.-. Subsequently, a positive renost was applied using the spinner method (rotation at 1200 rpm for 10 seconds) and heated at 85°C in an air atmosphere.
First, the entire lenost is semi-dried by heating for 90 minutes.Then, the contact exposure described above is performed to form a pattern for forming predetermined through holes 5, etc., and development is performed using an alkaline developer. Thereafter, a heat treatment (the above-mentioned post-bake treatment) is performed at 135° C. for 30 minutes in an air atmosphere to thermally crosslink the Renost material.
この後、７フ化水素アンモニウム水溶液に浸漬させ、酸
化シリコンがエツチングされる。続いてレノスト層を剥
離するために、６０℃の市販の剥離液中に２０分間浸漬
される。この後、酸化シリコンのパターンに従ってポリ
イミド樹脂ｆｒ！Ｊ４をエツチングする。これは反応性
イオンエツチング装置を用いて行なわれろ。次にポリイ
ミド樹脂層のエツチングのｒこめのマスク層となってい
た酸化シリコンを剥離する。これは前記７フ化水素７ン
モニウム水溶液に浸漬することによって行なわれる。Thereafter, the silicon oxide is etched by immersing it in an aqueous ammonium heptafluoride solution. Subsequently, in order to peel off the Lenost layer, it is immersed in a commercially available stripping solution at 60° C. for 20 minutes. After this, polyimide resin fr! is applied according to the silicon oxide pattern. Etch J4. This may be done using a reactive ion etcher. Next, the silicon oxide that served as a mask layer for etching the polyimide resin layer is peeled off. This is done by immersing it in the aqueous solution of 7 ammonium hydrogen heptafluoride.
（５）ｔｊＳ２配Ｍ層６の成膜工程
これは前記（１）−（１）項に示す＃Ｓ１配線層３の成
膜工程と同様であり、以下、第１項〜第４項め処理工程
を繰返し行なうことによって、多層配線回路基板１を製
造することができる。(5) Film formation process of tjS2 interconnection layer 6 This is the same as the film formation process of #S1 interconnection layer 3 shown in the above (1)-(1), and hereinafter, the processes in items 1 to 4 will be described. By repeating the steps, the multilayer wiring circuit board 1 can be manufactured.
（■）ポリイミド１′ｙ！駆体の製造工程前記第（１）
項で説明した回路基板１の製造工程において用いられた
ポリイミド前駆体の！ｉ！遣方法を説明する。(■) Polyimide 1'y! Preparation process of precursor (1) above
of the polyimide precursor used in the manufacturing process of the circuit board 1 explained in section! i! Explain how to send money.
Ｎ−メチル−２−ピロリドン溶媒７００ｇを２ノフラス
コに秤取する。これに２．５ジアミノニトロベンゼン９
２ｇを５０℃で溶媒を攪拌しながら加え完全に溶解する
６２．５ジアミノニトロベンゼンが完全に溶解した後、
無水ピロメリット酸１２４８を溶液を、攪拌しながら少
しずつ加える。Weigh out 700 g of N-methyl-2-pyrrolidone solvent into a two-flask. Add to this 2.5 diaminonitrobenzene 9
Add 2g of the solvent at 50°C while stirring and completely dissolve. After the 62.5diaminonitrobenzene has completely dissolved,
Add pyromellitic anhydride 1248 to the solution little by little while stirring.
３０分間この状態で反応させる。その後、８０°Ｃに系
温度を昇温し、さらに３０分間反応させる。Allow to react in this state for 30 minutes. Thereafter, the system temperature was raised to 80°C, and the reaction was continued for an additional 30 minutes.
この反応系内は窒素ガス雰囲気とする。こうして得られ
たポリアミドカルボン酸を、ポリイミド曲ｆｆｉ俸とし
て用いる。The interior of this reaction system is a nitrogen gas atmosphere. The polyamide carboxylic acid thus obtained is used as a polyimide curved ffi.
ＯＯ
ａ無水物 シアミン
このようなポリイミド前駆体を用いて製造されたポリイ
ミド０１ｍ層４．７は、下記の第１表のような特性を示
すことが本ｆ↑発明者によってｌｉ１！認された。OO a anhydride cyamine The polyimide 01m layer 4.7 produced using such a polyimide precursor exhibits the characteristics as shown in Table 1 below. It has been certified.
（以下余白）
第 １ 表
（ＩＩＩ）ポリイミド樹脂層４，７お上り配＃１層３，
６゜９の膜厚限定理由について
（１）ポリイミド樹脂層４，７について（ア）ポリイミ
ド樹脂層４，７の膜厚が２μ輸以下の場合
■ポリイミド樹脂層４，７に発生するピンホールを介し
て、その上下の配線層３．６．９間で短絡状態が発生す
る危険性がある。(Left below) Table 1 (III) Polyimide resin layer 4, 7 top layer #1 layer 3,
Regarding the reasons for limiting the film thickness of 6°9 (1) Regarding the polyimide resin layers 4 and 7 (a) When the film thickness of the polyimide resin layers 4 and 7 is 2 μm or less ■ Pinholes that occur in the polyimide resin layers 4 and 7 There is a risk that a short circuit will occur between the upper and lower wiring layers 3.6.9.
■第１図示の回路基板１を多層構造とした場合、成るポ
リイミド樹脂層の絶縁基板２側の配線層のパターン形成
に伴う凹凸や、同様のボリイミ％を樹脂層のスルーホー
ルなどによる凹凸を平坦化できず、上層の金属層を微細
加工することが困難となる。■ When the circuit board 1 shown in the first figure has a multilayer structure, the unevenness caused by the pattern formation of the wiring layer on the insulating substrate 2 side of the polyimide resin layer, and the similar unevenness due to the through holes in the resin layer are flattened. This makes it difficult to microfabricate the upper metal layer.
■キャパシタンスが増大し、病周波信号が用いられる場
合には、信号の波形歪みを発生させる。■Capacitance increases and causes signal waveform distortion when a disease frequency signal is used.
■特性インピーダンスの制御が困難となる。すなわち、
集積囲路チップに適合した特性インピーダンス（３０〜
１５０Ω）に抑制するためには、２〜５０μｍのポリイ
ミド０１ｍ層のａ厚が必要であることが、本件発明者に
よって確認されでいる。■It becomes difficult to control the characteristic impedance. That is,
Characteristic impedance (30~
The inventor of the present invention has confirmed that in order to suppress the resistance to 150Ω), the thickness a of the polyimide 01m layer is required to be 2 to 50 μm.
（イ）膜厚が５０μ−以上の場合
■ポリイミド樹脂層の体積応力が増大し、ポリイミド樹
脂層の密着性が低下し、剥離を生じてしまう。(a) When the film thickness is 50 μm or more (ii) The volume stress of the polyimide resin layer increases, the adhesion of the polyimide resin layer decreases, and peeling occurs.
■ポリイミド樹脂層の熱応力によって、回路基板１を多
層ｖＩｔ造とした場合には、第１図に示すようなスルー
ホール８内の配線層にストレスが加わり、第１図の構成
例では、第２配線層６と第１配Ｍ眉３との電気的導通の
信頼性が失われてしまう。■When the circuit board 1 is made of a multilayer VIT structure, stress is applied to the wiring layer in the through hole 8 as shown in FIG. 1 due to thermal stress in the polyimide resin layer. The reliability of electrical continuity between the second wiring layer 6 and the first wiring layer 3 is lost.
（２）密１１１０．１ｉ第２図参照）の膜厚（２５０〜
４０００人）について
（イ）２５０Å以下の場合
■［１層１０．１１（モリブデン、クロム、チタン、タ
ングステンなど）と配線層１２（銅、アルミニウム、金
など）とが熱によって相互の内部に拡散し、カーケンド
ール効果により、配線［１２とその下地となる絶縁基板
２あるいはポリイミド樹脂層４．７とが接触する１！態
となり、密着強度の劣化が発生する。(2) Density 1110.1i (see Figure 2) film thickness (250~
4,000 people) (a) In the case of 250 Å or less ■ [Layer 10.11 (molybdenum, chromium, titanium, tungsten, etc.) and wiring layer 12 (copper, aluminum, gold, etc.) diffuse into each other due to heat. , 1!, where the wiring [12 and the underlying insulating substrate 2 or polyimide resin layer 4.7 are in contact with each other due to the Kirkendall effect. This results in deterioration of adhesion strength.
（＝１）膜厚４０００Å以上の場合
■密着Ｍ１０．１１の残留応力（引っ張り応力）が大き
（なり、所定のパターンで形成された配線Ｍ３．６．９
の隅部なと、応力が集中する部分で下地となるボリイミ
・ドＩｆ脂層にクラックが発生してしまう。(=1) When the film thickness is 4000 Å or more ■ The residual stress (tensile stress) of the adhesion M10.11 is large (the wiring M3.6.9 formed in a predetermined pattern)
At the corners, cracks occur in the underlying polyimide resin layer where stress is concentrated.
（３）配線層１２のＩｉ膜厚、５〜１５μ−についで（
イ）膜ｌ１７０．５μｍ以下の場合
■電気抵抗値は断面積に反比例するため、この場合、電
気抵抗値がむやみに大きくなってしまい、回＃Ｉ基板１
として使用できなくなってしまう。(3) Regarding the Ii film thickness of the wiring layer 12, 5 to 15 μ-(
b) When the film l is 70.5 μm or less ■ Since the electrical resistance value is inversely proportional to the cross-sectional area, in this case, the electrical resistance value becomes unnecessarily large, and the #I substrate 1
It will no longer be possible to use it as
（ロ）膜厚１５μ−以上の場合
■この配線７１！１２を含んで形成さ粍る配線Ｍ ４１
６．９の残留応力が大きくなり、下地となるポリイミド
樹脂ｔ脂Ｍ４，７などにクラックが発生しでしまう。(b) When the film thickness is 15μ or more ■The wiring M41 formed including this wiring 71!12
The residual stress of 6.9 becomes large, and cracks occur in the underlying polyimide resin T resin M4, 7, etc.
■配線層１２の加工（エツチング）時、膜厚が大きいと
幅方向へのエツチングの程度がむやみと大こくなってし
まい、微細な配線加工が困難となってしまう。(2) When processing (etching) the wiring layer 12, if the film thickness is large, the degree of etching in the width direction becomes unnecessarily large, making it difficult to process fine wiring.
（ＩＶ ）′ｆＢ着強度実験方法について本発明は、前
記ＰｔＩＪ１図および第２図を参照して説明した回路基
板１をその一実施例とするが、本発明の目的とするとこ
ろは、たとえば第１図におけるポリイミド樹脂層４．７
と、その上下の配線Ｎ３ 、Ｇ 、９との間のｆｆｉ着
強度の向上にあり、したがってｔＩＳ３図に示すような
試験片１３を作成して、ポリイミド樹脂層１４と金属層
１５との密着強度を測定した。(IV)' fB bonding strength test method The present invention uses the circuit board 1 described above with reference to PtIJ1 and FIG. 2 as an example thereof. Polyimide resin layer 4.7 in Figure 1
The objective is to improve the ffi adhesion strength between the upper and lower wirings N3, G, and 9. Therefore, a test piece 13 as shown in Fig. tIS3 was prepared to measure the adhesion strength between the polyimide resin layer 14 and the metal layer 15. was measured.
（１）試験片１３の作成方法
■ポリイミド用脂層１４の成膜工程
上記（■）項で製造工程を説明したポリイミド前駆体を
、たとえばセラミクス材料から成る絶縁基板１Ｇ上に、
前述したスピンナ法（２０００ｒｐｔａで１０秒間）で
塗布する０次に、大気雰囲気中で８０℃４０分間の加熱
（ブレベーク）をイテない、前記ポリイミド前駆体を半
乾燥させる。この後、前述したキュア処理を行なう。す
なわちコンベア式連続炉を用いて、窒素〃ス雰囲気中で
４００℃最大１時間の加熱を行ない、熱架橋して膜７１
０μｍのポリイミド樹脂／！１４を形成する。(1) Method for creating the test piece 13 ■ Film formation process of the polyimide fat layer 14 The polyimide precursor whose manufacturing process was explained in the above section (■) is placed on an insulating substrate 1G made of a ceramic material, for example.
The polyimide precursor is coated using the spinner method described above (2000 rpm for 10 seconds), and then heated (blebake) at 80° C. for 40 minutes in the air to semi-dry the polyimide precursor. After this, the above-mentioned curing process is performed. That is, using a conveyor-type continuous furnace, heating is performed at 400°C for a maximum of 1 hour in a nitrogen gas atmosphere to thermally crosslink and form the film 71.
0μm polyimide resin/! form 14.
■金属７１５１５の成膜工程
前記ポリイミド樹脂Ｎ１４上に、モリブデンを０．２μ
輪および銅を０．４μ−の膜厚にスパッタリング法によ
って形成する。その上に銅を３μｍの膜厚に電解メッキ
で形成する。■Metal 71515 film formation process 0.2μ of molybdenum is applied on the polyimide resin N14.
A ring and copper are formed to a thickness of 0.4 μm by sputtering. Copper is formed thereon to a thickness of 3 μm by electrolytic plating.
■金属Ｍ１５の加工工程
前記金Ｒ層１５上にスピンナ法（１０００ｒｐｍで１０
秒間）によって、ネ〃系レジストの前駆体を塗布する。■ Processing process of metal M15 The spinner method (1000 rpm at 1000 rpm)
2 seconds) to apply a precursor of a neutral resist.
、その後、大気雰囲気中で８０℃、４０分間の加熱（プ
レベーク）を行ない、１μ輸２のドツトパターンマスク
を用いて、前述したコンタクト露光を行なう、この後、
キシレン系現像液を用いて現像し、大気雰囲気中で３０
℃、３０分間の加熱（ポストベーク）を行ない、レジス
トを熱架橋させる。Thereafter, heating (pre-baking) is performed at 80° C. for 40 minutes in an air atmosphere, and the above-mentioned contact exposure is performed using a 1μ x 2 dot pattern mask.After this,
Developed using xylene developer and exposed to air for 30 minutes.
℃ for 30 minutes (post-bake) to thermally crosslink the resist.
このように所望の回路配線パターンが焼き付けられたレ
ノストに対して、銅のエツチングを行なう、これは過硫
酸アンモニウム水溶液に浸漬することによって行ない、
モリブデン層のエツチングは７エリシアン化カリウム水
溶液に浸漬することに上って行なう、しかる後にレジス
ト層を剥離するために、通常の市販の剥離液（８０℃）
に２０分１７１Ｉ浸漬する。Copper etching is performed on the renost on which the desired circuit wiring pattern has been baked, by immersing it in an aqueous solution of ammonium persulfate.
Etching of the molybdenum layer is carried out by immersion in an aqueous solution of potassium 7-erythyanide, followed by a conventional commercially available stripping solution (80°C) for stripping the resist layer.
Soak in 171I for 20 minutes.
■はんだのディッピング工程
溶融はんだ（Ｐｂ：Ｓｎ＝ ６０ ：４０．２５０℃）
に５秒間浸漬してディッピングを行なう。■Solder dipping process Molten solder (Pb:Sn=60:40.250℃)
Dipping is performed by immersing it in water for 5 seconds.
■測定方法
直径１．５μ−の銅線を上記１輸糟２の金属層１５に垂
直にはんだ付けする１次に、絶縁基板１Ｇを固定した後
、前記銅線を絶縁基板１６と反対方向に垂直に引上げる
。このようにして金Ｒ１ｆＪ １５の剥離時に銅線に加
えられている荷重を密着強度と 。■Measurement method Solder a copper wire with a diameter of 1.5μ perpendicularly to the metal layer 15 of the above 1. After fixing the insulating substrate 1G, solder the copper wire in the opposite direction to the insulating substrate 16. Pull up vertically. In this way, the load applied to the copper wire when gold R1fJ15 is peeled off is defined as the adhesion strength.
する。do.
（Ｖ）測定結果
の一般式で示されるポリイミド樹脂を用いて１５０℃の
空気雰囲気中で高温放置試験を行なう。このとき下記第
３表に示されるような各時間経過毎に、上記「Ｏ測定方
法」の項目で説明したような試験および密着強度の測定
を行なう、このとき本件発明に従って用いられるポリイ
ミド樹脂と、比較例として用いられた従来技術のポリイ
ミド樹脂とに用いられる官能基Ｒ１，Ｒ２，Ｒ３は、下
記のｍ２表およ（／Ｐｔ５３表のとおりである。(V) A high temperature storage test is conducted in an air atmosphere at 150° C. using a polyimide resin represented by the general formula of the measurement results. At this time, at each time interval as shown in Table 3 below, the test and adhesion strength measurement as described in the above "O measurement method" are carried out, and the polyimide resin used according to the present invention at this time, The functional groups R1, R2, and R3 used in the conventional polyimide resin used as a comparative example are as shown in the m2 table and (/Pt53 table) below.
第２表
（以下余白）
官能基Ｒ１、Ｒ２、Ｒ３における各種組合わせについて
上述したような密着強度試験を行なった結果を、下記の
＃Ｓ４表に示す。Table 2 (blank below) The results of the adhesion strength test as described above for various combinations of functional groups R1, R2, and R3 are shown in Table #S4 below.
第４表中のポリイミド構造の欄における記号「−」は、
第２表および第３表に示す従来技術の電子供与性基であ
る各官能基を、任意の組合わせで用いたものである。The symbol "-" in the column of polyimide structure in Table 4 is
Each functional group, which is a prior art electron-donating group shown in Tables 2 and 3, is used in any combination.
以上のように本実施例の回路基板１では、ポリイミド樹
脂Ｍ４，７と、配線層３ 、Ｇ 、９との間の密ｒＩｒ
Ｒ度が向上され、しかも熱環境下においてら密着強度に
関する信頼性が向上されたので、多層配線回路基板１を
格段に長寿命化することができる。As described above, in the circuit board 1 of this embodiment, the density rIr between the polyimide resin M4, 7 and the wiring layers 3, G, 9 is
Since the R degree is improved and the reliability regarding adhesion strength in a thermal environment is improved, the life of the multilayer wiring circuit board 1 can be significantly extended.
上述したようにポリイミドＮ’ｌＷｔＭ４，７と、配線
層３．６．９とが相互に安定な化学結合を実現している
ため、多層配線化の製造工程におけるホトリソグラフィ
工程およびポリイミドキュア工程などにおける熱処理に
おいてもＶ着強度の劣化が防がれ、製造工程中の配ｅｌ
ｉＭ３．Ｇ、９ｆｉ９４離が防がれる。As mentioned above, since the polyimide N'lWtM4,7 and the wiring layer 3.6.9 have mutually realized a stable chemical bond, it is difficult to use in the photolithography process and polyimide curing process in the manufacturing process of multilayer wiring. Deterioration of V-bond strength is prevented even during heat treatment, and alignment during the manufacturing process is reduced.
iM3. G, 9fi94 separation is prevented.
前述したようなポリイミド樹脂層４のスルーホール部で
の接続不良となる事態が防がれる。また、本実施例の回
路基板１を用いる集積回路のチップ付は熱処理工程など
における金属膜密着強度の劣化が防がれる。This prevents the connection failure at the through-hole portion of the polyimide resin layer 4 as described above. Further, when the integrated circuit is attached with a chip using the circuit board 1 of this embodiment, deterioration of the metal film adhesion strength during a heat treatment process or the like can be prevented.
前述の集積回路素子におけるグイボンディング部、ワイ
ヤボンディング用パッドおよびはんだバンプ部の金属膜
密着強度の劣化が防がれる。Deterioration of the metal film adhesion strength of the wire bonding portion, wire bonding pad, and solder bump portion in the above-mentioned integrated circuit element is prevented.
また、回路基板１に電子回路などを実装する場合の熱工
程によっても、ポリイミドｔＪｇ脂−金属間の結合は安
定であり、その後のＭ新姓が格段に向上される。Furthermore, the bond between the polyimide tJg resin and the metal is stable even during the heat process when electronic circuits and the like are mounted on the circuit board 1, and the subsequent M performance is significantly improved.
第４図は本発明の他の実施例に従う集積回路素子１７の
平面図であり、第５図は第４図の切断面ｍｖ−ｖから見
た断面図である。第４図および第５図を参照して、本実
施例について説明する。セラミクス材料などから成る絶
縁基板１９上にポリイミド樹脂層２０、配線層２１お上
りポリイミド樹脂層２２を、前述の第１実施例の製造工
程と同様な工程を経て形成する。このような絶縁基板１
９、ポリイミド樹脂層２０，２２および配線Ｎ２１から
成るパフケー７１８において、最上層のポリイミド樹脂
層２２の集積回路素子１７側の周縁部を第５図示のよう
に剥離除去し、集積回路素子１７と配＃ｉ層２１とを、
たとえばワイヤボンディングする。FIG. 4 is a plan view of an integrated circuit device 17 according to another embodiment of the present invention, and FIG. 5 is a sectional view taken along section plane mv-v in FIG. 4. This embodiment will be described with reference to FIGS. 4 and 5. A polyimide resin layer 20, a wiring layer 21, and a polyimide resin layer 22 are formed on an insulating substrate 19 made of a ceramic material or the like through the same manufacturing steps as those of the first embodiment described above. Such an insulating substrate 1
9. In the puff case 718 consisting of the polyimide resin layers 20, 22 and the wiring N21, the peripheral edge of the uppermost polyimide resin layer 22 on the integrated circuit element 17 side is peeled off and removed as shown in FIG. #i layer 21,
For example, wire bonding.
このように集積回路素子１７を格納するパッケージ１８
の５１Ｔｔ工程においても、各種熱雰囲気による処理が
行なわれでおり、前述の第１実施例で示した製造工程を
採用することによって、このパッケージ１８についても
、前述の実施例で述べた効果と同様の効果を実現するこ
とができる。The package 18 that stores the integrated circuit element 17 in this way
In the 51Tt process, various thermal atmosphere treatments are also performed, and by adopting the manufacturing process shown in the above-mentioned first embodiment, this package 18 also has the same effects as described in the above-mentioned embodiment. It is possible to achieve the following effects.
効 果
以上のように本発明に従えば、ポリイミドＩｆｌｌｔｔ
層と、その表面に形成される金属薄膜との密着強度が格
段に向上され、しかもこの密着強度に関する信頼性は熱
環境下であっても、従来技術と比較して格段に高められ
たものとなっている。したがって、電子回路部品をｇ１
造する工程における各種熱処理工程や、製品となりた電
子回路部品を使用するに当たっての発熱条件処理工程下
であっても、回路配線などとして実現される金属薄膜が
ポリイミド樹脂層から剥離することがなく、品質と信頼
性とを格段に向上できる。Effects According to the present invention as described above, polyimide Iflltt
The adhesion strength between the layer and the metal thin film formed on its surface has been significantly improved, and the reliability of this adhesion strength has been significantly improved compared to conventional technology even in a thermal environment. It has become. Therefore, the electronic circuit components are g1
Even under various heat treatment processes during the manufacturing process and heat generation treatment processes when using the electronic circuit parts as products, the metal thin film realized as circuit wiring etc. will not peel off from the polyimide resin layer. Quality and reliability can be significantly improved.
第１図は本発明の一実施例の回路基板１の断面図、第２
図は第２配線層６付近の断面図、第３図は１！Ｆ着強度
を測定する試験片１３の断面図、第４図は本発明の他の
実施例として用いられる集積回路素子１７のパッケージ
１８の簡略化した平面図、第５図はｔｊＳＡ図の切断面
ａＶ−Ｖから見た断面図である。
１・・・回路基板、２．１６・・・絶縁基板、３・・・
ＰＡ１配Ｍ７１’Ｊ、 ４，７，１４，２０．２２・・
・ポリイミド樹脂層、５，８・・・スルーホール、６・
・・第２配線層、９・・・第３配線層、１０．１１・・
・接触層、１２・・・配線層、１７・・・集積回路素子
、１８・・・パッケージ代理人 弁理士 四散 圭一
部
第２図
第５図
手続補正書（方式）
％式％
２、発明の名称
電子回路部品
３、補正をする者
事件との関係 出願人
住所
名称 （６６３）京セラ株式会社
代表者
４、代理人
住 所 大阪市西区西本町１丁目１３番３８号 新興産
ビル国装置ＥＸ ０５２５−５９８５ １ＮＴＡＰＴ
Ｊ国際ＦＡＸ ＧＩＩＩ＆Ｇｕ （０６）５３８−０
２４７６、補正の対象
明細書
７、補正の内容
明細書の浄書（内容に変更なし）。
以 上FIG. 1 is a sectional view of a circuit board 1 according to an embodiment of the present invention, and FIG.
The figure is a cross-sectional view of the vicinity of the second wiring layer 6, and FIG. 3 is 1! FIG. 4 is a simplified plan view of a package 18 of an integrated circuit element 17 used as another embodiment of the present invention, and FIG. 5 is a cross-sectional view of the tjSA diagram. It is a sectional view seen from aVV. 1... Circuit board, 2.16... Insulating board, 3...
PA1 M71'J, 4,7,14,20.22...
・Polyimide resin layer, 5, 8...Through hole, 6・
...Second wiring layer, 9...Third wiring layer, 10.11...
・Contact layer, 12...Wiring layer, 17...Integrated circuit element, 18...Package agent Patent attorney Shisan Keiichi Figure 2 Figure 5 Procedural amendment (method) % formula % 2. Name Electronic circuit component 3, relationship to the case of the person making the amendment Applicant address name (663) Kyocera Corporation Representative 4, agent address 1-13-38 Nishihonmachi, Nishi-ku, Osaka City New Industrial Building Country Equipment EX 0525 -5985 1NTAPT
J International FAX GIII & Gu (06)538-0
2476, Specification to be amended 7, Engraving of the specification of the contents of the amendment (no change in content). that's all
Claims (7)
膜を形成して成る電子回路部品において、ポリイミド樹
脂は、一般式、 ▲数式、化学式、表等があります▼ で表わされる種類が選ばれ、 官能基Ｒ１、Ｒ２、Ｒ３の少なくとも１つは電子吸引性
基が選ばれることを特徴とする電子回路部品。(1) In electronic circuit components made by forming a metal thin film on a polyimide resin formed on the surface of a base material, polyimide resin is selected from the types represented by the general formula, ▲mathematical formula, chemical formula, table, etc.▼ An electronic circuit component, wherein at least one of the functional groups R1, R2, and R3 is an electron-withdrawing group.
れる種類から選ばれるようにしたことを特徴とする特許
請求の範囲第１項記載の電子回路部品。(2) The above electron-withdrawing group has a general formula, ▲Mathematical formula, chemical formula, table, etc.▼ (n = 1 or 2) (The broken line represents the presence or absence of a bond) ▲A mathematical formula, chemical formula, table, etc. The electronic circuit component according to claim 1, characterized in that the electronic circuit component is selected from the types represented by ▼ (n = 1 or 2) (the broken line represents the presence or absence of a bond).
する表面は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チ
タン（Ｔｉ）、タングステン（Ｗ）の少なくとも１種の
単体、もしくはそれらの２種またはそれ以上の種類の合
金から成ることを特徴とする特許請求の範囲第１項記載
の電子回路部品。(3) At least the surface of the metal thin film that comes into contact with the polyimide resin is composed of at least one of molybdenum (Mo), chromium (Cr), titanium (Ti), and tungsten (W), or two or more of them. An electronic circuit component according to claim 1, characterized in that it is made of an alloy of the type.
なくともいずれか一つが選ばれることを特徴とする特許
請求の範囲第１項記載の電子回路部品。(4) The electronic circuit component according to claim 1, wherein at least one of ceramics, glass, and metal is selected as the base material.
れることを特徴とする特許請求の範囲１項記載の電子回
路部品。(5) The electronic circuit component according to claim 1, wherein the polyimide resin layer is formed to have a layer thickness of 2 to 50 μm.
ことを特徴とする特許請求の範囲第１項おより第３項記
載の電子回路部品。(6) The electronic circuit component according to claims 1 to 3, wherein the metal thin film is formed to a thickness of 250 to 4000 Å.
アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）の少な
くともいずれか一つが選ばれることを特徴とする特許請
求の範囲第１項および第３項記載の電子回路部品。(7) At least one of aluminum (Al), copper (Cu), and gold (Au) is selected for the portion of the metal thin film that does not contact the polyimide resin layer. The electronic circuit component described in item 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31425086A JPH0821763B2 (en) | 1986-12-26 | 1986-12-26 | Electronic circuit parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31425086A JPH0821763B2 (en) | 1986-12-26 | 1986-12-26 | Electronic circuit parts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164450A true JPS63164450A (en) | 1988-07-07 |
| JPH0821763B2 JPH0821763B2 (en) | 1996-03-04 |
Family
ID=18051088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31425086A Expired - Lifetime JPH0821763B2 (en) | 1986-12-26 | 1986-12-26 | Electronic circuit parts |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821763B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152342A (en) * | 2015-02-18 | 2016-08-22 | ローム株式会社 | Electronic device |
| US11396139B2 (en) * | 2019-05-22 | 2022-07-26 | The Regents Of The University Of Michigan | High-speed polymer-to-metal direct joining system and method |
| US11890788B2 (en) | 2020-05-20 | 2024-02-06 | The Regents Of The University Of Michigan | Methods and process for producing polymer-metal hybrid components bonded by C—O-M bonds |
-
1986
- 1986-12-26 JP JP31425086A patent/JPH0821763B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152342A (en) * | 2015-02-18 | 2016-08-22 | ローム株式会社 | Electronic device |
| US11396139B2 (en) * | 2019-05-22 | 2022-07-26 | The Regents Of The University Of Michigan | High-speed polymer-to-metal direct joining system and method |
| US11890788B2 (en) | 2020-05-20 | 2024-02-06 | The Regents Of The University Of Michigan | Methods and process for producing polymer-metal hybrid components bonded by C—O-M bonds |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821763B2 (en) | 1996-03-04 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |