JPS63163949A - Multi processor system - Google Patents
Multi processor systemInfo
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- JPS63163949A JPS63163949A JP31320286A JP31320286A JPS63163949A JP S63163949 A JPS63163949 A JP S63163949A JP 31320286 A JP31320286 A JP 31320286A JP 31320286 A JP31320286 A JP 31320286A JP S63163949 A JPS63163949 A JP S63163949A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えば、行列式の演算、ソーティング、最
大値または最小値の算出、図形処理、画像処理等の高速
演算を実現するためのマルチプロセッサシステムに関す
るものでおる。[Detailed Description of the Invention] [Industrial Application Field] The present invention is a multi-purpose computer for realizing high-speed calculations such as determinant calculation, sorting, maximum or minimum value calculation, graphic processing, image processing, etc. This is related to processor systems.
［従来の技術］
従来のこの種の°高速演算を実行するためのシステムと
して、例えば、「電気通信学会研究報告（ＥＣ８５−３
２） 、ＢＣプロセッサアレイの実現、１９８５年１０
月２４日、小畑・宮垣・金円」に発表されたプロセッサ
アレイを挙げることができる。このプロセッサアレイは
、ホストプロセッサ１台とスレーブプロセッサ２５６台
をバス結合した構成であり、ホストプロセッサとスレー
ブプロセッサとのハンドシェイクはストローブ信号とア
クノリッジ信号によるが、ホストプロセッサへのアクノ
リッジ信号は各スレーブプロセッサの７クノリツジ信号
の論理和をオープンコレクタによるワイヤードオアで形
成していた。[Prior Art] As a conventional system for executing this type of high-speed calculation, for example, "IEICE Research Report (EC85-3
2) , Realization of BC processor array, October 1985
One example is the processor array announced at Obata, Miyagaki, and Kanen on May 24th. This processor array has a configuration in which one host processor and 256 slave processors are bus-coupled.Handshaking between the host processor and slave processors is based on a strobe signal and an acknowledge signal, but the acknowledge signal to the host processor is sent to each slave processor. The logical sum of the seven logic signals was formed using a wired OR using an open collector.
［発明が解決しようとする問題点］
第５図は、従来のマルチプロセッサシステムにおいて、
ホストプロセッサへのアクノリッジ信号を各スレーブプ
ロセッサのアクノリッジ信号のワイヤードオアで形成し
た場合の不具合を説明するタイミングチャートである。[Problems to be solved by the invention] FIG. 5 shows that in a conventional multiprocessor system,
7 is a timing chart illustrating a problem when an acknowledge signal to a host processor is formed by a wired OR of acknowledge signals of each slave processor.
図において、（Ａｓ＞はホストプロセッサからのストロ
ーブ信号、（百）、（ｂ）、（て）は各スレーブプロセ
ッサのアクノリッジ信号を示すもので必る（なお、図に
おける一記号は負論理を意味するものでおる）。In the figure, (As> is the strobe signal from the host processor, and (100), (b), and (te) are the acknowledge signals of each slave processor (in addition, one symbol in the figure means negative logic). ).
ホストプロセッサからのストローブ信号（ＡＳ）の立下
りを検知すると、各スレーブプロセッサはアクノリッジ
信号を返送するが、アクノリッジ信号（６）のように他
のアクノリッジ信号（ａ）。When detecting the fall of the strobe signal (AS) from the host processor, each slave processor sends back an acknowledge signal, but other acknowledge signals (a) such as acknowledge signal (6).
（ｂ）より遅れた信号は、ホストプロセッサのアクノリ
ッジ信号がアクノリッジ信号（ａ＞、（６＞、（石）の
論理和となっているため、各アクノリッジ信号（ａ＞、
（ｂ）、（て）のうち、最も早いアクノリッジ信号（δ
）が優先されるから、ストローブ信号が“Ｈ（ハイレベ
ル）″になった後に遅れてアクノリッジ信号（Ｃ）が“
Ｈ１１になる可能性がある。The signal delayed from (b) is the logical sum of the acknowledge signals (a>, (6>, (stone)), so the acknowledge signal of the host processor is the logical sum of the acknowledge signals (a>, (6>, (stone)).
Among (b) and (te), the earliest acknowledge signal (δ
) has priority, so the acknowledge signal (C) is delayed after the strobe signal becomes “H” (high level).
There is a possibility that it will become H11.
即ち、１台のスレーブプロセッサとのハンドシェイクの
ときには何ら問題ないが、複数のスレーブプロセッサと
同時にハンドシェイクするとき、信号の遅延などの原因
で各スレーブプロセッサのアクノリッジ信号にばらつき
がおると、各アクノリッジ信＠（ａ）、（６）、（ｃ）
のタイミング乱れによる不具合が生じる。このような場
合、データが誤って転送されることになることは言うま
でもない。In other words, there is no problem when handshaking with one slave processor, but when handshaking with multiple slave processors at the same time, if the acknowledge signals of each slave processor vary due to signal delays, each acknowledge Shin @ (a), (6), (c)
Problems occur due to timing disturbances. Needless to say, in such a case, data will be transferred incorrectly.
そこで、本発明は上記問題点を解決すべくなされたもの
で、複数のスレーブプロセッサとの通信を簡単に、しか
も確実に行うマルチプロセッサシステムの提供を目的と
するものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a multiprocessor system that easily and reliably communicates with a plurality of slave processors.
Ｌ問題点を解決するための手段］
本発明にかかるマルチプロセッサシステムは、ホストプ
ロセッサと多数のスレーブプロセッサから構成されたシ
ステムにおいて、ホストプロセッサからのストローブ信
号に対する各スレーブプロセッサのアクノリッジ信号の
論理和及び論理積を発生する回路と、スレーブプロセッ
サ１台とホストプロセッサとの通信時には前記論理和ア
クノリッジ信号を選択する回路と、全スレーブプロセッ
サとホストプロセッサとの通信時には前記論理積アクノ
リッジ信号を選択する回路とを有するものでおる。[Means for Solving the L Problem] The multiprocessor system according to the present invention is a system composed of a host processor and a large number of slave processors, and the multiprocessor system according to the present invention is configured to perform a logical sum and an acknowledge signal of each slave processor in response to a strobe signal from the host processor. a circuit that generates a logical product, a circuit that selects the logical sum acknowledge signal when communicating between one slave processor and the host processor, and a circuit that selects the logical product acknowledge signal when communicating between all the slave processors and the host processor. It has the following.
［作用］
本発明においては、ホストプロセッサがある特定のスレ
ーブプロセッサにストローブ信号を出したときは論理和
アクノリッジ信号がホストプロセッサに選択されるから
該当スレーブプロセッサのアクノリッジ信号がそのまま
ホストプロセッサに入力される。そして、全スレーブプ
ロセッサにストローブ信号を出したときは、論理積アク
ノリッジ信号が選択されるから、最も遅れたアクノリッ
ジ信号がホストプロセッサに入力される。[Operation] In the present invention, when the host processor issues a strobe signal to a specific slave processor, the OR acknowledge signal is selected by the host processor, so the acknowledge signal of the slave processor is inputted as is to the host processor. . Then, when the strobe signal is issued to all slave processors, the AND acknowledge signal is selected, so the most delayed acknowledge signal is input to the host processor.
「実施例］
第１図は本発明の一実施例のマルチプロセッサシステム
の全体構成図である。Embodiment FIG. 1 is an overall configuration diagram of a multiprocessor system according to an embodiment of the present invention.
図において、（Ｈ）はホストプロセッサ、（Ｓｌ）、（
３２＞、（３３）、（３４）は、スレーブプロセッサで
、これら、ホストプロセッサ（Ｈ）とスレーブプロセッ
サ（３１）、（３２＞、（Ｓ３）、（３４）はマルチプ
ロセッサシステムを構成する。In the figure, (H) is the host processor, (Sl), (
32>, (33), and (34) are slave processors, and these host processor (H) and slave processors (31), (32>, (S3), and (34) constitute a multiprocessor system.
ホストプロセッサ（Ｈ＞のストローブ信号（ＡＳ）は各
スレーブプロセッサ（３１）、（３２＞。The strobe signal (AS) of the host processor (H>) is transmitted to each slave processor (31), (32>).
（３３）、（Ｓ４）に入り、各スレーブプロセッサ＜３
１）、（３２＞、（Ｓ３）、（Ｓ４）の論理和アクノリ
ッジ信号（ＴＯｒ＞及び論理積アクノリッジ信号（Ｔａ
ｎｄ）がオープンコレクタ出力として結線され、ホスト
プロセッサ（Ｈ）に入力されている。(33), enters (S4) and each slave processor <3
1), (32>, (S3), and (S4)).
nd) is connected as an open collector output and input to the host processor (H).
第２図は本発明の実施例のマルチプロセッサシステムで
用いる論理和アクノリッジ信号（ＴＯｒ＞及び論理積ア
クノリッジ信号（Ｔａｎｄ）の発生回路図である。FIG. 2 is a generation circuit diagram of the logical sum acknowledge signal (TOr>) and the logical product acknowledge signal (Tand) used in the multiprocessor system according to the embodiment of the present invention.
図において、スレーブプロセッサ（３１）。In the figure, a slave processor (31).
（３２＞、（３３）、（３４）のそれぞれの論理和アク
ノリッジ信＠（ＴＯｒ＞及び論理積アクノリッジ信号（
Ｔａｎｄ＞の発生回路を示したもので、アクノリッジ信
号（１）をオープンコレクタ出力としたものが論理和ア
クノリッジ信号（Ｔ。(32>, (33), (34), respectively, the logical sum acknowledge signal @(TOr>) and the logical product acknowledge signal (
Tand> generation circuit, in which the acknowledge signal (1) is an open collector output is the OR acknowledge signal (T.
ｒ）で、アクノリッジ信号（１）をインバータ回路でイ
ンバートし、オープンコレクタ出力したものが論理積ア
クノリッジ信号（Ｔａｎｄ＞である。r), the acknowledge signal (1) is inverted by an inverter circuit, and the open collector output is the AND acknowledge signal (Tand>).
第３図は本発明の実施例のマルチプロセッサシステムで
用いるホストプロセッサ（Ｈ）に設けられたアクノリッ
ジ信号選択回路図でおる。FIG. 3 is a diagram of an acknowledge signal selection circuit provided in a host processor (H) used in a multiprocessor system according to an embodiment of the present invention.
図において、ホストプロセッサ（Ｈ）に設けられたアク
ノリッジ信号選択回路は、全スレーブプロセッサ（３１
）、（３２）、（３３）、（Ｓ４）との通信時には信号
（ＢＣ）がアクティブにされるので信号（Ｔａｎｄ）が
選択され、そうでないときは論理和アクノリッジ信号（
ＴＯｒ）が選択され、ホストプロセッサ（Ｈ）のアクノ
リッジ信号となる。In the figure, the acknowledge signal selection circuit provided in the host processor (H) is connected to all slave processors (31
), (32), (33), and (S4), the signal (BC) is activated, so the signal (Tand) is selected; otherwise, the OR acknowledge signal (
TOr) is selected and becomes an acknowledge signal for the host processor (H).
こののように構成された本発明の一実施例のマルチプロ
セッサシステムにおいては、ホストプロセッサ（Ｈ）と
複数のスレーブプロセッサ（Ｓｌ）、（３２＞、（３３
）、（３４）から構成されるマルチプロセッサシステム
において、ホストプロセッサ（Ｈ）からのストローブ信
号に対する各スレーブプロセッサ（３１）、（３２＞、
（３３）。In the multiprocessor system of one embodiment of the present invention configured in this manner, a host processor (H) and a plurality of slave processors (Sl), (32>, (33)
), (34), each slave processor (31), (32>,
(33).
（Ｓ４）のアクノリッジ信号の論理和を発生するアクノ
リッジ信号（１）をオープンコレクタ出力として論理和
アクノリッジ信号（ＴＯｒ）を得る回路と、ホストプロ
セッサ（Ｈ）からのストローブ信号に対する各スレーブ
プロセッサ（３１）。(S4) A circuit that generates a logical sum of the acknowledge signals (1) as an open collector output to obtain a logical sum acknowledge signal (TOr), and each slave processor (31) in response to a strobe signal from the host processor (H). .
（Ｓ２＞、（３３）、（３４）のアクノリッジ信号の論
理積を発生するアクノリッジ信号（１）をインバータ回
路でインバートし、オープンコレクタ出力した論理積ア
クノリッジ信号（Ｔａｎｄ＞を得る回路と、スレーブプ
ロセッサ（８１）。(S2>, (33), (34)) A circuit that inverts the acknowledge signal (1) that generates the logical product of the acknowledge signals (34) using an inverter circuit and obtains the logical product acknowledge signal (Tand> that is output from the open collector), and a slave processor. (81).
（３２＞、（３３）、（３４）の１台との通信時には前
記論理和信号をホストプロセッサへのアクノリッジ信号
として選択する回路と、全てのスレーブプロセッサ（３
１）、（３２＞、（Ｓ３）。(32>, (33), (34)), a circuit that selects the logical OR signal as an acknowledge signal to the host processor, and a circuit that selects the logical sum signal as an acknowledge signal to the host processor when communicating with one of (32>, (33), (34));
1), (32>, (S3).
（Ｓ４）との通信には前記論理積信号をホストプロセッ
サへのアクノリッジ信号として選択する回路とを具備す
るものである。(S4) includes a circuit for selecting the AND signal as an acknowledge signal to the host processor.
したがって、全スレーブプロセッサ（３１）。Therefore, all slave processors (31).
（３２＞、（３３）、（３４）との通信時には、アクノ
リッジ信号は論理積アクノリッジ信号（Ｔａｎｄ）が選
択されるから、第４図のように各スレーブプロセッサ（
３１）、（３２＞、（３３）。When communicating with (32>, (33), and (34), the AND acknowledge signal (Tand) is selected as the acknowledge signal, so each slave processor (
31), (32>, (33).
（Ｓ４）のアクノリッジ信号（ａ）、（ｂ）。(S4) acknowledge signals (a), (b).
（Ｃ）にばらつきがあっても、最も遅いアクノリッジ信
号（Ｃ）に同期した論理積アクノリッジ信号（ａ）・（
ｂ）・（Ｃ）なる信号がアクノリッジ信号となるから、
第５図で説明した従来のような不具合は生じない。Even if there are variations in (C), the AND acknowledge signal (a) is synchronized with the slowest acknowledge signal (C).
Since the signals b) and (C) become the acknowledge signal,
The problem described in FIG. 5 as in the conventional case does not occur.
また、スレーブプロセッサ（Ｓｌ）、（３２＞。Also, a slave processor (Sl), (32>).
（３３）、（Ｓ４）の１台との通信時には、アクノリッ
ジ信号は論理和（ＴＯｒ＞が選択されるが、該当スレー
ブプロセッサのアクノリッジ信号がそのままホストプロ
セッサへのアクノリッジ信号となり問題は生じなくなる
。When communicating with one of (33) and (S4), the logical sum (TOr>) is selected as the acknowledge signal, but the acknowledge signal of the corresponding slave processor becomes the acknowledge signal to the host processor as it is, and no problem occurs.
そして、論理和アクノリッジ信号、論理積アクノリッジ
信号をオープンコレクタ出力として得たことにより、簡
単な構成で安価にシステムが構築できる。 ゛
［発明の効果］
以上説明したとおり、本発明のマルチプロセッサシステ
ムは、ホストプロセッサからのストローブ信号に対する
各スレーブプロセッサのアクノリッジ信号の論理和及び
論理積を発生する回路と、スレーブプロセッサ１台との
通信時には前記論理和信号をホストプロセッサへの７ク
ノリツジ信号として選択する回路と、全てのスレーブプ
ロセッサとの通信には前記論理積信号をホストプロセッ
サへのアクノリッジ信号として選択する回路とを具備す
るものであり、ホストプロセッサからのストローブ信号
に対して論理和アクノリッジ信号及び論理積アクノリッ
ジ信号を各スレーブプロセッサから発生させ、全スレー
ブプロセッサ通信時と、そうでない時とでアクノリッジ
信号を選択することができ、ホストプロセッサとスレー
ブプロセッサ間の通信を確実なものにできる。Since the OR acknowledge signal and the AND acknowledge signal are obtained as open collector outputs, a system can be constructed with a simple configuration and at low cost. [Effects of the Invention] As explained above, the multiprocessor system of the present invention includes a circuit that generates the logical sum and logical product of the acknowledge signals of each slave processor in response to the strobe signal from the host processor, and one slave processor. The apparatus includes a circuit that selects the logical sum signal as an acknowledge signal to the host processor during communication, and a circuit that selects the logical product signal as an acknowledge signal to the host processor for communication with all slave processors. Yes, each slave processor generates an OR acknowledge signal and an AND acknowledge signal in response to a strobe signal from the host processor, and the acknowledge signal can be selected between when all slave processors are communicating and when not. Communication between the processor and slave processors can be ensured.
第１図は本発明の一実施例のマルチプロセッサシステム
の全体構成図、第２図は本発明の実施例のマルチプロセ
ッサシステムで用いる論理和アクノリッジ信号及び論理
積アクノリッジ信号の発生回路図、第３図は本発明の実
施例のマルチプロセッサシステムで用いるホストプロセ
ッサに設けられたアクノリッジ信号選択回路図、第４図
は本発明の実施例のマルチプロセッサシステムのタイミ
ングチャート、第５図は従来のマルチプロセッサシステ
ムの不具合を説明するタイミングチャートである。
図において、
Ｈ：ホストプロセッサ、
３１．３２，３３．３４ ニスレーププロセッサ、であ
る。
なお、図中、同−符号及び同一記号は、同一または相当
部分を示す。FIG. 1 is an overall configuration diagram of a multiprocessor system according to an embodiment of the present invention, FIG. 2 is a generation circuit diagram of a logical sum acknowledge signal and a logical product acknowledge signal used in the multiprocessor system according to an embodiment of the present invention, and FIG. The figure is a diagram of an acknowledge signal selection circuit provided in a host processor used in a multiprocessor system according to an embodiment of the present invention, FIG. 4 is a timing chart of a multiprocessor system according to an embodiment of the present invention, and FIG. 5 is a conventional multiprocessor system. It is a timing chart explaining a malfunction of the system. In the figure, H: host processor, 31.32, 33.34 Nislepe processor. In addition, in the figures, the same reference numerals and the same symbols indicate the same or equivalent parts.
Claims (2)
ら構成されるマルチプロセッサシステムにおいて、 ホストプロセッサからのストローブ信号に対する各スレ
ーブプロセッサのアクノリッジ信号の論理和を発生する
回路と、 ホストプロセッサからのストローブ信号に対する各スレ
ーブプロセッサのアクノリッジ信号の論理積を発生する
回路と、 スレーブプロセッサ１台との通信時には前記論理和信号
をホストプロセッサへのアクノリッジ信号として選択す
る回路と、 全てのスレーブプロセッサとの通信には前記論理積信号
をホストプロセッサへのアクノリッジ信号として選択す
る回路と、 を具備することを特徴とするマルチプロセッサシステム
。(1) In a multiprocessor system consisting of a host processor and multiple slave processors, a circuit that generates an OR of the acknowledge signal of each slave processor in response to a strobe signal from the host processor, and a circuit for each slave processor in response to a strobe signal from the host processor. A circuit that generates a logical product of acknowledge signals of the processor, a circuit that selects the logical sum signal as an acknowledge signal to the host processor when communicating with one slave processor, and a circuit that generates a logical product of the logical sum signals for communication with all slave processors. A multiprocessor system comprising: a circuit for selecting a signal as an acknowledge signal to a host processor;
論理のオープンコレクタの結線で構成したことを特徴と
する特許請求の範囲第１項記載のマルチプロセッサシス
テム。(2) The multiprocessor system according to claim 1, wherein the OR signal and the AND signal are configured by negative logic and positive logic open collector connections, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31320286A JPS63163949A (en) | 1986-12-26 | 1986-12-26 | Multi processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31320286A JPS63163949A (en) | 1986-12-26 | 1986-12-26 | Multi processor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163949A true JPS63163949A (en) | 1988-07-07 |
Family
ID=18038332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31320286A Pending JPS63163949A (en) | 1986-12-26 | 1986-12-26 | Multi processor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163949A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084519A (en) * | 1990-02-20 | 1992-01-28 | Chisso Corporation | Stretched article having pearly gloss and process for preparing same |
-
1986
- 1986-12-26 JP JP31320286A patent/JPS63163949A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084519A (en) * | 1990-02-20 | 1992-01-28 | Chisso Corporation | Stretched article having pearly gloss and process for preparing same |
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