JPS62214452A - Memory control system - Google Patents
Memory control systemInfo
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- JPS62214452A JPS62214452A JP5881386A JP5881386A JPS62214452A JP S62214452 A JPS62214452 A JP S62214452A JP 5881386 A JP5881386 A JP 5881386A JP 5881386 A JP5881386 A JP 5881386A JP S62214452 A JPS62214452 A JP S62214452A
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- 238000000034 method Methods 0.000 claims description 10
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリとメモリとの間でデータを転送する
メモリ制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory control method for transferring data between memories.
第３図は従来のメモリ制御方式を示す構成図である。こ
の図において、３０１，３０２はＣＰＵ。FIG. 3 is a block diagram showing a conventional memory control method. In this figure, 301 and 302 are CPUs.
３０３．３０４はデータバス、３０５，３０６は 。303 and 304 are data buses, and 305 and 306 are data buses.
アドレスバス、３０７，３０８はメモリ制御回路、３０
９．３１０はメモリ、３１１，３１２はマルチプレクサ
、３１３は要求信号、３１４は許可信号である。address bus, 307, 308 memory control circuit, 30
9. 310 is a memory, 311 and 312 are multiplexers, 313 is a request signal, and 314 is a permission signal.
この構成では、ＣＰＵ３０１がメモリ３０９の内容をメ
モリ３１０に転送することができ、メモリ３１０はマル
チプレクサ３１１，３１２により、ＣＰＵ３Ｑ ｉから
もＣＰ Ｕ ３０２からも書き込みができるようになっ
ている。In this configuration, the CPU 301 can transfer the contents of the memory 309 to the memory 310, and the memory 310 can be written to by both the CPU 3Q i and the CPU 302 by multiplexers 311 and 312.
次に動作について説明する。Next, the operation will be explained.
ＣＰＵ３０１がメモリ３０９の内容をメモリ３１０に転
送する場合、まず、アドレスバス３０５に読み出しアド
レスを送出し、メモリ制御回路３０７の制御によりメモ
リ３０９のデータをデータバス３０３にのせ、データを
ＣＰＵ３０１に読み込む。次に、ＣＰＵ３０２に対し、
メモリ３１゛ ○への書き込みの要求信号３１３を送
出し、許可信号３１４を受けるとマルチプレクサ３１１
をとおし、アドレスバス３０５のアドレスをメモリ制御
回路３０８に送る。またＣＰＵ３Ｑｉからは、メモリ３
０９から以前に読み込んだデータをマルチプレクサ３１
２を経由してメモリ３１０に書き込み、１つのデータ転
送を完了する。それ以後、上記動作を転送データ数だけ
繰り返す。When the CPU 301 transfers the contents of the memory 309 to the memory 310, it first sends a read address to the address bus 305, puts the data in the memory 309 on the data bus 303 under the control of the memory control circuit 307, and reads the data into the CPU 301. Next, for the CPU 302,
Sends a request signal 313 for writing to the memory 31゛○, and upon receiving a permission signal 314, the multiplexer 311
The address on address bus 305 is sent to memory control circuit 308 through. Also, from CPU3Qi, memory 3
09 to the multiplexer 31.
2 to the memory 310 to complete one data transfer. Thereafter, the above operation is repeated for the number of transferred data.
上記のような従来のメモリ制御方式では、メモリからの
データの読み出し動作と、メモリへのデー・りの書き込
み動作が別々に実行されていたため、転送時間が遅くな
るという問題点があった。In the conventional memory control method as described above, the operation of reading data from the memory and the operation of writing data to the memory are performed separately, which has the problem of slow transfer time.
この発明は、かかる問題点を解決するためになされたも
ので、転送時間の短縮が可能なメモリ制御方式を得るこ
とを目的とする。The present invention was made to solve this problem, and an object of the present invention is to provide a memory control method that can shorten transfer time.
この発明に係るメモリ制御方式は、転送すル情報が記憶
された転送側メモリと、この転送側メモリの読み出しお
よび書き込みを制御する転送側メモリ制御回路と、転送
側メモリと転送側メモリ制御回路にアドレス信号を送出
する転送側中央処理装置と、転送側メモリより転送され
た情報が記憶される被転送側メモリと、この被転送側メ
モリの読み出しおよび書き込みを制御する被転送側メモ
リ制御回路と、被転送側メモリおよび被転送側メモリ制
御回路にアドレス信号を送出する被転送側中央処理装置
とを有するメモリ装置において、転送側中央処理装置よ
り送出されろ読み出しアドレスまたは書き込みアドレス
から書き込みアドレスまたは読み出しアドレスを生成す
る手段を設け、転送側メモリから情報を読み出すと同時
に被転送側メモリに情報を書き込むものである。The memory control method according to the present invention includes a transfer-side memory in which transfer information is stored, a transfer-side memory control circuit that controls reading and writing of the transfer-side memory, and a transfer-side memory and a transfer-side memory control circuit. A transfer-side central processing unit that sends out an address signal, a transfer-side memory in which information transferred from the transfer-side memory is stored, and a transfer-side memory control circuit that controls reading and writing of the transfer-side memory; In a memory device having a transferred side memory and a transferred side central processing unit that sends an address signal to the transferred side memory control circuit, the write address or read address is sent from the read address or write address sent from the transfer side central processing unit. A means for generating the information is provided, and at the same time information is read from the transfer side memory, information is written to the transferee side memory.
この発明においては、転送側メモリからの情報の読み出
しと、被転送側メモリへの情報の書き込みが同時に行え
る。In this invention, information can be read from the transfer side memory and information written to the transfer destination memory at the same time.
第１図はこの発明のメモリ制御方式の一実施例を示す構
成図である。この図において、１０ｏは転送側中央処理
装置より送出される読ｉ出しアドレスまたは書き込みア
ドレスから書き込みアドレスまたは読み出しアドレスを
生成する手段、１０゜１は転送側中央処理装置である転
送側ＣＰＵ、ｉ０２は被転送側中央処理装置である被転
送側ＣＰＵ １１０３ ｐ １０４ ハＴ” −タハＸ
、１０５，１０６はアドレスバス、１ｏ７は転送側メモ
リ制御回路、１０８は被転送側メモリ制御回路、１０９
は転送側メモリ、１１０は被転送側メモリ、１１１はレ
ジスタ、１１２は加算器、１１３．ｉｌｌはマルチプレ
クサ、１１５，１１６は前記転送側ＣＰＵ１０１．被転
送側ＣＰＵ１０２が書キ込ミ動作あるいは読み出し動作
を実行した場合に、その動作が実行されたことを連絡す
る信号である。FIG. 1 is a block diagram showing an embodiment of the memory control method of the present invention. In this figure, 10o is a means for generating a write address or a read address from a read i read address or a write address sent from the transfer side central processing unit, 10°1 is the transfer side CPU which is the transfer side central processing unit, and i02 is Transferee side CPU which is the transferee side central processing unit 1103 p 104 HaT" - TahaX
, 105, 106 are address buses, 1o7 is a transfer side memory control circuit, 108 is a transfer destination side memory control circuit, 109
110 is a memory on the transfer side, 111 is a register, 112 is an adder, 113. ill is a multiplexer, and 115 and 116 are the transfer side CPU 101. When the transferred side CPU 102 executes a write operation or a read operation, this is a signal that notifies that the operation has been executed.
転送側ＣＰＵ１０１が転送側メモリ１０９の内容を被転
送側メモリ１１０へ転送する場合、まず、転送側メモリ
１０９の読み出し先頭アドレスと、被転送側メモリ］１
０の書き込み先頭アドレスとのアドレスの距離の差をレ
ジスタ１１１へ書き込んでおく。次に、転送側ＣＰＵ１
０１は読み出しアドレスをアドレスバス１０５を介して
転送側メモリ制御回路１０７へ送り、転送側メモリ１０
９の読み出し動作の実行を開始する。また同時に、加算
器１１２に送られた読み出しアドレスは、以前に１１き
込まれたレジスタ１１１の内容と加算器１１２により書
き込みアドレスを発生する。When the transfer side CPU 101 transfers the contents of the transfer side memory 109 to the transferred side memory 110, first, the read start address of the transfer side memory 109 and the transferred side memory]1
The difference in address distance from the write start address of 0 is written into the register 111. Next, the transfer side CPU1
01 sends the read address to the transfer side memory control circuit 107 via the address bus 105, and
9 starts execution of the read operation. At the same time, the read address sent to the adder 112 is combined with the previously written contents of the register 111 to generate a write address.
次いで、転送側ＣＰＵｌ０Ｉが被転送側メモリ１１０へ
書き込むための要求信号１１７を被転送側ＣＰＵ１０２
に送り、許可信号１１８が被転送側ＣＰＵ１０２から発
生されると、加Ｗ器１１２からの書き込みアドレスはマ
ルチプレクサ１１３を通して被転送側メモリ制御回路１
０８へと送られる。一方、読み出し動作を実行している
。転送側メモリ１０９からのデータは、マルチプレクサ
１１４をとおして被転送側メモリ１１０へ送られ、被転
送側メモリ１１０１．１書き込み動作を実行する。Next, the transfer-side CPU 10I sends a request signal 117 for writing to the transfer-side memory 110 to the transfer-side CPU 102.
When a permission signal 118 is generated from the CPU 102 on the transferred side, the write address from the W adder 112 is sent to the memory control circuit 1 on the transferred side through the multiplexer 113.
Sent to 08. Meanwhile, a read operation is being executed. Data from the transfer memory 109 is sent to the transferee memory 110 through the multiplexer 114 to perform a write operation on the transferee memory 1101.1.
以上の動作が１つのデータに対し１口実行され、データ
数だけ以上の動作を繰り返すことによりデータ転送動作
が完了する。The above operations are performed once for each piece of data, and the data transfer operation is completed by repeating the above operations for the number of pieces of data.
第２図は読み出しアドレスと書き込みアドレスとの関係
を示す図で、第１図のレジメ多１１１には、例えば、
Ｔ’ｔ＝Ｂ−Ａ ・ ・・−・・・・・・・・・・・
・・・・・・（１）を書き込んでおくと、第１図の加算
器１１２の出力は、
Ｓ ＝ Ａ 十ｉ ＋ Ｒ
＝ Ｂ 十ｉ ・・・・・・・・・・・・・・・・
・・・・・・・・・・（２）ここで、ｉ＝ｏ、１，２．
・・・ｎ −１となり、読み出しアドレスＡ十ｉより書
き込みアドレスＢ−１−ｉが生成されることを示す。FIG. 2 is a diagram showing the relationship between read addresses and write addresses, and the regimen 111 in FIG. 1 includes, for example, T't=B-A .・
...... When (1) is written, the output of the adder 112 in FIG. 1 is: S = A + R = B + i ...... ...
・・・・・・・・・・・・(2) Here, i=o, 1, 2.
. . . n −1, indicating that the write address B-1-i is generated from the read address A1i.
なお、上記実施例では、読み出しアドレスより書き込み
アドレスを発生ずる方式を説明したが、逆に書き込みア
ドレスから読み出しアドレスを発生することも可能であ
る。In the above embodiment, a method of generating a write address from a read address has been described, but it is also possible to generate a read address from a write address.
乙の発明は以上説明したとおり、転送する情報が記憶さ
れた転送側メモリと、この転送側メモリの読み出しおよ
び書き込みを制御する転送側メモリ制御回路と、転送側
メモリおよび転送側メモリ制御回路にアドレス信号を送
出する転送側中央処理装置と、転送側メモリより転送さ
れた情報が記憶される被転送側メモリと、この被転送側
メモリの読み出しおよび書き込みを制御する被転送側メ
モリ制御回路と、被転送側メモリと被転送側メモリ制御
回路にアドレス信号を送出する被転送側中央処理装置と
を有するメモリ装置において、転送側中央処理装置より
送出される読み出しアドレスまたは書き込みアドレスか
ら書き込みアドレスまたは読み出しアドレスを生成する
手段を設け、転送側メモリから情報を読み出すと同時に
被転送側メモリに情報を書き込むので、転送時〃Ｍの短
縮が可能になるという効果がある。As explained above, the invention of Party B includes a transfer side memory in which information to be transferred is stored, a transfer side memory control circuit that controls reading and writing of this transfer side memory, and an address control circuit for the transfer side memory and transfer side memory control circuit. A transfer-side central processing unit that sends out signals, a transfer-side memory in which information transferred from the transfer-side memory is stored, a transfer-side memory control circuit that controls reading and writing of the transfer-side memory, and a transfer-side memory control circuit that controls reading and writing of the transfer-side memory; In a memory device having a transfer-side memory and a transfer-side central processing unit that sends an address signal to a transfer-side memory control circuit, a write address or a read address is determined from a read address or a write address sent from the transfer-side central processing unit. Since a generating means is provided and the information is read from the transfer side memory and information is written to the transferred side memory at the same time, it is possible to shorten the time M at the time of transfer.
第１図はこの発明のメモリ制御方式の一実施例を示す構
成図、第２図は読み出しアドレスと書き込みアドレスと
の関係を示す図、第３図は従来のメモリ制御方式を示す
構成図である。
図において、１００は転送側中央処理装置より送出され
る読み出しアドレスまたは書き込みアドレスから書き込
みアドレスまたは読み出しアドレスを生成する手段、１
０１は転送側ＣゼＵ１１゜２は被転送側ＣＰＬＪ、１０
３，１０４はｆ−！Ｉｔ＜ス、１０５，１０６はアドレ
スバス、１０７は転送側メモリ制御回路、１０８は被転
送側メモリ制御回路、１０９は転送側メモリ、１１０は
被転送側メモリ、１１１はレジスタ、１１２は加算器、
１１３．１１４はマルチプレクサである。
なお、各図中の同一符号は同一または相当部分を示す。
代理人 大 岩 増 雄 （外２名）第１図
１１３．１１４マルチプレクブFIG. 1 is a block diagram showing an embodiment of the memory control method of the present invention, FIG. 2 is a diagram showing the relationship between read addresses and write addresses, and FIG. 3 is a block diagram showing a conventional memory control method. . In the figure, 100 is means for generating a write address or a read address from a read address or a write address sent from the transfer side central processing unit;
01 is the transfer side CZU11゜2 is the transferee side CPLJ, 10
3,104 is f-! 105, 106 are address buses, 107 is a transfer side memory control circuit, 108 is a transfer target side memory control circuit, 109 is a transfer side memory, 110 is a transfer target side memory, 111 is a register, 112 is an adder,
113 and 114 are multiplexers. Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent: Masuo Oiwa (2 others) Figure 1 113.114 Multiple Cube
Claims (1)
メモリの読み出しおよび書き込みを制御する転送側メモ
リ制御回路と、前記転送側メモリおよび前記転送側メモ
リ制御回路にアドレス信号を送出する転送側中央処理装
置と、前記転送側メモリより転送された情報が記憶され
る被転送側メモリと、この被転送側メモリの読み出しお
よび書き込みを制御する被転送側メモリ制御回路と、前
記被転送側メモリおよび前記被転送側メモリ制御回路に
アドレス信号を送出する被転送側中央処理装置とを有す
るメモリ装置において、前記転送側中央処理装置より送
出される読み出しアドレスまたは書き込みアドレスから
書き込みアドレスまたは読み出しアドレスを生成する手
段を設け、前記転送側メモリから情報を読み出すと同時
に前記被転送側メモリに情報を書き込むことを特徴とす
るメモリ制御方式。A transfer side memory in which information to be transferred is stored, a transfer side memory control circuit that controls reading and writing of this transfer side memory, and a transfer side central unit that sends an address signal to the transfer side memory and the transfer side memory control circuit. a processing device, a transferred side memory in which information transferred from the transferred side memory is stored, a transferred side memory control circuit that controls reading and writing of the transferred side memory, the transferred side memory and the transferred side memory; In a memory device having a transferred-side central processing unit that sends an address signal to a transferred-side memory control circuit, means for generating a write address or a read address from a read address or a write address sent from the transfer-side central processing unit. A memory control method characterized in that the information is read from the transfer side memory and the information is written to the transfer destination memory at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5881386A JPS62214452A (en) | 1986-03-17 | 1986-03-17 | Memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5881386A JPS62214452A (en) | 1986-03-17 | 1986-03-17 | Memory control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214452A true JPS62214452A (en) | 1987-09-21 |
Family
ID=13095050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5881386A Pending JPS62214452A (en) | 1986-03-17 | 1986-03-17 | Memory control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214452A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176464A (en) * | 1981-04-24 | 1982-10-29 | Ricoh Co Ltd | Data transfer system |
| JPS57187758A (en) * | 1981-05-14 | 1982-11-18 | Sony Corp | Microcomputer |
-
1986
- 1986-03-17 JP JP5881386A patent/JPS62214452A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176464A (en) * | 1981-04-24 | 1982-10-29 | Ricoh Co Ltd | Data transfer system |
| JPS57187758A (en) * | 1981-05-14 | 1982-11-18 | Sony Corp | Microcomputer |
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