JPS63163648A - メモリ管理装置 - Google Patents
メモリ管理装置Info
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- JPS63163648A JPS63163648A JP61308446A JP30844686A JPS63163648A JP S63163648 A JPS63163648 A JP S63163648A JP 61308446 A JP61308446 A JP 61308446A JP 30844686 A JP30844686 A JP 30844686A JP S63163648 A JPS63163648 A JP S63163648A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリ管理装置（メモリ管理ユニ７ト）に
関するもので、例えば、ダイレクトメモリアクセス制御
装置（ＤＭＡコントローラ）とともにマイクロコンピュ
ータシステムのシステムバスに接続されるメモリ管理装
置などに利用して有効な技術に関するものである。
関するもので、例えば、ダイレクトメモリアクセス制御
装置（ＤＭＡコントローラ）とともにマイクロコンピュ
ータシステムのシステムバスに接続されるメモリ管理装
置などに利用して有効な技術に関するものである。
Ｃ従来の技術〕
記憶装置の物理的性質による制約を解き柔軟性のあるプ
ログラム体系をつくる一つの手段として、仮想記憶方式
がある。この仮想記憶方式において、処理装置から出力
される論理アドレスを記憶装置上の物理アドレスに変換
するメモリ管理装置がある。
ログラム体系をつくる一つの手段として、仮想記憶方式
がある。この仮想記憶方式において、処理装置から出力
される論理アドレスを記憶装置上の物理アドレスに変換
するメモリ管理装置がある。
このようなメモリ管理装置については、例えば日経マグ
ロウヒル社発行、１９８３年１２月５日付「日経エレク
トロニクスｊの１３７頁〜１５２頁に記載されている。
ロウヒル社発行、１９８３年１２月５日付「日経エレク
トロニクスｊの１３７頁〜１５２頁に記載されている。
餉４図には、仮想記憶方式を用いたマイクロコンピュー
タシステムの記憶系統が示されている。
タシステムの記憶系統が示されている。
同図において、処理装置とされるマイクロプロセッサＭ
ＰＵはバスアービタＡＢＴを内蔵しており、バス制御機
能を持つ。マイクロプロセッサＭＰＵからみた記憶系統
は、連続した論理アドレス空間に配置される。
ＰＵはバスアービタＡＢＴを内蔵しており、バス制御機
能を持つ。マイクロプロセッサＭＰＵからみた記憶系統
は、連続した論理アドレス空間に配置される。
メモリ管理装置ＭＭＵは、マイクロプロセッサＭＰＵか
ら出力される論理アドレスＶＡを、主記憶装置ＭＭのメ
モリエリアに対応した物理アドレスＰＡに変換する機能
を持つ。主記憶装置ＭＭのメモリエリアは、所定の大き
さでページ分割される。メモリ管理装置ＭＭＵによるア
ドレス変換は、例えば論理アドレスＶＡの所定の上位ビ
ットを物理アドレスＰＡ上のページアドレス（フレーム
番号）に変換するいわゆるページング方式によって行わ
れる。
ら出力される論理アドレスＶＡを、主記憶装置ＭＭのメ
モリエリアに対応した物理アドレスＰＡに変換する機能
を持つ。主記憶装置ＭＭのメモリエリアは、所定の大き
さでページ分割される。メモリ管理装置ＭＭＵによるア
ドレス変換は、例えば論理アドレスＶＡの所定の上位ビ
ットを物理アドレスＰＡ上のページアドレス（フレーム
番号）に変換するいわゆるページング方式によって行わ
れる。
論理アドレスＶＡの上位ビットと物理アドレスＰＡ上の
ページアドレスは、主記憶装置ＭＭ内に設けられるペー
ジ変換テーブルＰＴＥによって対応付けられる。メモリ
管理装置ＭＭＵは、このページ変換テーブルＰＴＥを参
照することで、アドレス変換処理を実現する。
ページアドレスは、主記憶装置ＭＭ内に設けられるペー
ジ変換テーブルＰＴＥによって対応付けられる。メモリ
管理装置ＭＭＵは、このページ変換テーブルＰＴＥを参
照することで、アドレス変換処理を実現する。
ところで、システムの処理能力が拡張され主記憶装置Ｍ
Ｍの記憶容量が増大されることにともなって、ページ変
換テーブルＰＴＥを複数のレベルに段階化し複数レベル
のページング処理を行うことで、ページ変換テーブルに
供するメモリエリアを節約するマルチレベルページング
方式が採られるようになった。この方式では、メモリ管
理装置ＭＭＵによるページ変換テーブルＰＴＥの参照回
数が増大し、アドレス変換処理に要する時間が長くなっ
て、システムの処理能力が低下する。これを防ぐため、
メモリ管理装置ＭＭＵ内にアドレス変換バッファＴＬＢ
が用いられる。
Ｍの記憶容量が増大されることにともなって、ページ変
換テーブルＰＴＥを複数のレベルに段階化し複数レベル
のページング処理を行うことで、ページ変換テーブルに
供するメモリエリアを節約するマルチレベルページング
方式が採られるようになった。この方式では、メモリ管
理装置ＭＭＵによるページ変換テーブルＰＴＥの参照回
数が増大し、アドレス変換処理に要する時間が長くなっ
て、システムの処理能力が低下する。これを防ぐため、
メモリ管理装置ＭＭＵ内にアドレス変換バッファＴＬＢ
が用いられる。
すなわち、メモリ管理装置ＭＭＵよって行われるアドレ
ス変換処理の結果が、メモリ管理装置ＭＭＵ内に設けら
れるアドレス変換バッファＴＬＢに記録される。メモリ
管理装置ＭＭＵは、まずアドレス変換バッファＴＬＢを
参照することによってアドレス変換処理を試みる。その
結果、アドレス変換バッファＴＬＢに所望のアドレスが
記録されていない場合すなわちミスヒントの場合におい
てのみ、メモリ管理装置ＭＭＵは主記憶装置ＭＭ内のペ
ージ変換テーブルＰＴＥを参照する。アドレス変換バッ
フｙ Ｔ Ｌ Ｂは、そのヒツト率が所定の大きさにな
るような必要最小限のエントリー数を持つようにされる
。したがって、アドレス変換バッファ’Ｉ’ Ｌ Ｂを
設けることでメモリ管理装置ＭＭＵのアドレス変換処理
は高速化され、マルチレベルページング方式の仮想記憶
方式を採ることによるシステムの処理能力の低下を抑え
ることができるものである。
ス変換処理の結果が、メモリ管理装置ＭＭＵ内に設けら
れるアドレス変換バッファＴＬＢに記録される。メモリ
管理装置ＭＭＵは、まずアドレス変換バッファＴＬＢを
参照することによってアドレス変換処理を試みる。その
結果、アドレス変換バッファＴＬＢに所望のアドレスが
記録されていない場合すなわちミスヒントの場合におい
てのみ、メモリ管理装置ＭＭＵは主記憶装置ＭＭ内のペ
ージ変換テーブルＰＴＥを参照する。アドレス変換バッ
フｙ Ｔ Ｌ Ｂは、そのヒツト率が所定の大きさにな
るような必要最小限のエントリー数を持つようにされる
。したがって、アドレス変換バッファ’Ｉ’ Ｌ Ｂを
設けることでメモリ管理装置ＭＭＵのアドレス変換処理
は高速化され、マルチレベルページング方式の仮想記憶
方式を採ることによるシステムの処理能力の低下を抑え
ることができるものである。
ところが、第４図の論理アドレス空間又は物理アドレス
空間に、バッファリング機能な°どを持たない低機能の
ダイレクトメモリアクセス制御装置ＤＭＡＣ又はダイレ
クトメモリアクセス機能を持つ入出力デバイスなどが接
続される場合、次のような問題点が生じる。すなわち、
ダイレクトメモリアクセス制御装置ＤＭＡＣを介して主
記憶装置ＭＭ又は他のデバイスとの間で連続した一連の
データを授受する入出力デバイスは、その動作速度に応
じて許容しうるデータホールド時間を持つ。
空間に、バッファリング機能な°どを持たない低機能の
ダイレクトメモリアクセス制御装置ＤＭＡＣ又はダイレ
クトメモリアクセス機能を持つ入出力デバイスなどが接
続される場合、次のような問題点が生じる。すなわち、
ダイレクトメモリアクセス制御装置ＤＭＡＣを介して主
記憶装置ＭＭ又は他のデバイスとの間で連続した一連の
データを授受する入出力デバイスは、その動作速度に応
じて許容しうるデータホールド時間を持つ。
デバイスにおいてデータ入出力の必要が生じると、ダイ
レクトメモリアクセス制御装置ＤＭＡＣはマイクロプロ
セッサＭＰＵのバスアービタＡＢＴにバス要求信号を送
る。このとき、メモリ管理装置ＭＭＵがアドレス変換バ
ッフｙＴＬＢがミスヒツトしたことで主記憶装置ＭＭ内
のページ変換テーブルＰＴＥによるアドレス変換処理を
実行していると、ダイレクトメモリアクセス制御装置Ｄ
ＭＡＣはメモリ管理装置ＭＭＵのアドレス変換処理が終
了するまでの開時たされてしまう、この待ち合わせ時間
がデバイスのデータホールド時間を超えると、各デバイ
スはエラー状態となり、システムバグが発生するもので
ある。
レクトメモリアクセス制御装置ＤＭＡＣはマイクロプロ
セッサＭＰＵのバスアービタＡＢＴにバス要求信号を送
る。このとき、メモリ管理装置ＭＭＵがアドレス変換バ
ッフｙＴＬＢがミスヒツトしたことで主記憶装置ＭＭ内
のページ変換テーブルＰＴＥによるアドレス変換処理を
実行していると、ダイレクトメモリアクセス制御装置Ｄ
ＭＡＣはメモリ管理装置ＭＭＵのアドレス変換処理が終
了するまでの開時たされてしまう、この待ち合わせ時間
がデバイスのデータホールド時間を超えると、各デバイ
スはエラー状態となり、システムバグが発生するもので
ある。
この発明の目的は、バスの長時間占有によるシステムバ
グを防止したメモリ管理装置を提供することにある。
グを防止したメモリ管理装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なも、）、）
概要を簡単、説明スレハ、下記の通りである。
概要を簡単、説明スレハ、下記の通りである。
すなわち、論理アドレス空間にバスマスタとなりうる他
のデバイスが接続される場合、メモリ管理装置に、上記
デバイスのバス要求信号を検出して実行中のアドレス変
換処理を中断し、処理装置にバスを解放させるとともに
上記デバイスのバス要求を受理させる機能を持たせるも
のである。また、物理アドレス空間にバスマスタとなり
うる他のデバイスが接続される場合、メモリ管理装置に
バス制御機能を持たせ、上記デバイスのバス要求信号を
ヰ★出し実行中のアドレス変換処理を中断してバスを解
放するとともに、上記デバイスのバス要求を受理する機
能を持たせるものである。
のデバイスが接続される場合、メモリ管理装置に、上記
デバイスのバス要求信号を検出して実行中のアドレス変
換処理を中断し、処理装置にバスを解放させるとともに
上記デバイスのバス要求を受理させる機能を持たせるも
のである。また、物理アドレス空間にバスマスタとなり
うる他のデバイスが接続される場合、メモリ管理装置に
バス制御機能を持たせ、上記デバイスのバス要求信号を
ヰ★出し実行中のアドレス変換処理を中断してバスを解
放するとともに、上記デバイスのバス要求を受理する機
能を持たせるものである。
上記した手段によれば、メモリ管理装置がアドレス変換
処理を行っている間に発生する優先度の高いバス要求は
短時間の待ち合わせで受理されるため、待ち合わせ時間
が入出力デバイスのデータホールド時間を超えることな
どによって生じるシステムバグを防止することができる
。
処理を行っている間に発生する優先度の高いバス要求は
短時間の待ち合わせで受理されるため、待ち合わせ時間
が入出力デバイスのデータホールド時間を超えることな
どによって生じるシステムバグを防止することができる
。
〔実施例１〕
第１図には、この発明が通用されたメモリ管理装置ＭＭ
Ｕを含むマイクロコンピュータシステムの一実施例の接
続図が示されている。この実施例において、バスマスタ
となりうるダイレクトメモリアクセス制御装置ＤＭＡＣ
は、論理アドレス空間に接続される。同図においてダイ
レクトメモリアクセス制御装置ＤＭＡＣは個別の装置と
されているが、ダイレクトメモリアクセス機能を持つデ
バイスの一回路ブロックであってもよい。
Ｕを含むマイクロコンピュータシステムの一実施例の接
続図が示されている。この実施例において、バスマスタ
となりうるダイレクトメモリアクセス制御装置ＤＭＡＣ
は、論理アドレス空間に接続される。同図においてダイ
レクトメモリアクセス制御装置ＤＭＡＣは個別の装置と
されているが、ダイレクトメモリアクセス機能を持つデ
バイスの一回路ブロックであってもよい。
この実施例では、マイクロプロセッサＭＰＵがバスアー
ビタＡＢＴを内蔵し、バス制御機能を持つ。ただし、ダ
イレクトメモリアクセス制御装置ＤＭＡＣのバス要求（
バスリクエスト）信号ＢＲが、メモリ管理装置ＭＭＵの
外部端子ＬＢＡに入力され、またバス要求受理確認（バ
スグランドアクノリフジ）信号ＢＧＡＣＫがメモリ管理
装置ＭＭＵの外部端子ＢＧＡＣＫに入力される。メモリ
管理装置ＭＭＵは、バス要求信号百１−によってダイレ
クトメモリアクセス制御装置ＤＭＡＣのバス要求を検出
する。このとき、バス要求受理確認信号ＢＧＡＣＫがア
サート（ここで信号レベルにかかわらず信号がアクティ
ブ又は真であることをアサートと表現する。以下同じ）
されていない場合、メモリ管理装置ＭＭＵはアドレス変
換処理を中断し、物理アドレスストローブ信号ＰＡＳ、
ホールト信号ＨＡＬＴ及びバスエラー信号ＢＥＲＲをネ
ゲート（ここで信号レベルにかかわらず信号がインアク
ティブ又は偽であることをネゲートと表現する。以下同
じ）してバスを解放する。これにより、マイクロプロセ
ッサＭＰＵは、ダイレクトメモリアクセス制御装置ＤＭ
ＡＣをバスマスタとする。マイクロプロセッサＭＰＵは
、ダイレクトメモリアクセス制御装置ＤＭＡＣの処理が
終了した後、中断した上記アドレス変換に係る処理をリ
トライする。
ビタＡＢＴを内蔵し、バス制御機能を持つ。ただし、ダ
イレクトメモリアクセス制御装置ＤＭＡＣのバス要求（
バスリクエスト）信号ＢＲが、メモリ管理装置ＭＭＵの
外部端子ＬＢＡに入力され、またバス要求受理確認（バ
スグランドアクノリフジ）信号ＢＧＡＣＫがメモリ管理
装置ＭＭＵの外部端子ＢＧＡＣＫに入力される。メモリ
管理装置ＭＭＵは、バス要求信号百１−によってダイレ
クトメモリアクセス制御装置ＤＭＡＣのバス要求を検出
する。このとき、バス要求受理確認信号ＢＧＡＣＫがア
サート（ここで信号レベルにかかわらず信号がアクティ
ブ又は真であることをアサートと表現する。以下同じ）
されていない場合、メモリ管理装置ＭＭＵはアドレス変
換処理を中断し、物理アドレスストローブ信号ＰＡＳ、
ホールト信号ＨＡＬＴ及びバスエラー信号ＢＥＲＲをネ
ゲート（ここで信号レベルにかかわらず信号がインアク
ティブ又は偽であることをネゲートと表現する。以下同
じ）してバスを解放する。これにより、マイクロプロセ
ッサＭＰＵは、ダイレクトメモリアクセス制御装置ＤＭ
ＡＣをバスマスタとする。マイクロプロセッサＭＰＵは
、ダイレクトメモリアクセス制御装置ＤＭＡＣの処理が
終了した後、中断した上記アドレス変換に係る処理をリ
トライする。
第１図において、マイクロプロセッサＭＰＵに結合され
るアドレスバスは、下位のｉ＋ｌビットのアドレス信号
ＡＯ〜Ａｔを伝達する下位アドレスバスＡＬと上位のｊ
−ｉビットのアドレス信号Ａ ｉ＋１〜Ａｊを伝達する
上位アドレスバスＡＵに分割される。これらのアドレス
バスＡＬ及びＡＵには、マイクロプロセッサＭＰＵ又は
ダイレクトメモリアクセス制御装置ＤＭＡＣからともに
論理アドレス信号が出力される。このうち、下位アドレ
スバスＡＬによって伝達される下位の論理アドレス信号
は、メモリ管理装置ＭＭＬ＋及び主記憶装置ＭＭにその
まま供給される。また、上位アドレスバスＡＵによって
伝達される上位の論理アドレス信号はメモリ管理装置Ｍ
ＭＵに供給され、物理アドレス信号に変換される。メモ
リ管理装置ＭＭＵによって変換された上位の物理アドレ
ス信号ＰＡｉ＋１〜ＰＡｊ”は、上位物理アドレスバス
ＰＡＵを介して、主記憶装置ＭＭに送られる。
るアドレスバスは、下位のｉ＋ｌビットのアドレス信号
ＡＯ〜Ａｔを伝達する下位アドレスバスＡＬと上位のｊ
−ｉビットのアドレス信号Ａ ｉ＋１〜Ａｊを伝達する
上位アドレスバスＡＵに分割される。これらのアドレス
バスＡＬ及びＡＵには、マイクロプロセッサＭＰＵ又は
ダイレクトメモリアクセス制御装置ＤＭＡＣからともに
論理アドレス信号が出力される。このうち、下位アドレ
スバスＡＬによって伝達される下位の論理アドレス信号
は、メモリ管理装置ＭＭＬ＋及び主記憶装置ＭＭにその
まま供給される。また、上位アドレスバスＡＵによって
伝達される上位の論理アドレス信号はメモリ管理装置Ｍ
ＭＵに供給され、物理アドレス信号に変換される。メモ
リ管理装置ＭＭＵによって変換された上位の物理アドレ
ス信号ＰＡｉ＋１〜ＰＡｊ”は、上位物理アドレスバス
ＰＡＵを介して、主記憶装置ＭＭに送られる。
上位アドレスバスＡＵを介して伝達される上位の論理ア
ドレス信号は、マイクロプロセッサＭＰＵ又はダイレク
トメモリアクセス制御装置ＤＭＡＣから供給されるアド
レスストローブ信号ＡＳに従って、メモリ管理装置ＭＭ
Ｕに取り込まれる。
ドレス信号は、マイクロプロセッサＭＰＵ又はダイレク
トメモリアクセス制御装置ＤＭＡＣから供給されるアド
レスストローブ信号ＡＳに従って、メモリ管理装置ＭＭ
Ｕに取り込まれる。
また、上位物理アドレスバスＰＡＵを介して伝達される
上位の物理アドレス信号は、メモリ管理装置ＭＭＵから
供給される物理アドレスストローブ信号ＰＡＳに従って
、主記憶装置ＭＭに取り込まれる。下位アドレスバスＡ
Ｌを介して伝達される下位のアドレス信号は、上記アド
レスストローブ信号ＡＳに従ってメモリ管理装置ＭＭＵ
に取り込まれ、また上記物理アドレスストローブ信号Ｐ
ＡＳに従って、主記憶装置ＭＭに取り込まれる。メモリ
管理装置ＭＭＵにおいて、通常のアドレス変換動作では
下位のアドレス信号ＡＯ〜Ａｔは必要とされないが、例
えばメモリ管理装置ＭＭＵ内の各レジスタ等に対する制
御データが、下位アドレスバスＡＬを介して入出力され
ることがある。
上位の物理アドレス信号は、メモリ管理装置ＭＭＵから
供給される物理アドレスストローブ信号ＰＡＳに従って
、主記憶装置ＭＭに取り込まれる。下位アドレスバスＡ
Ｌを介して伝達される下位のアドレス信号は、上記アド
レスストローブ信号ＡＳに従ってメモリ管理装置ＭＭＵ
に取り込まれ、また上記物理アドレスストローブ信号Ｐ
ＡＳに従って、主記憶装置ＭＭに取り込まれる。メモリ
管理装置ＭＭＵにおいて、通常のアドレス変換動作では
下位のアドレス信号ＡＯ〜Ａｔは必要とされないが、例
えばメモリ管理装置ＭＭＵ内の各レジスタ等に対する制
御データが、下位アドレスバスＡＬを介して入出力され
ることがある。
一方、データバスＤＴには、マイクロプロセッサＭＰＵ
、ダイレクトメモリアクセス制御装置ＤＭＡ Ｃ，メモ
リ管理装置ＭＭＵ及び主記憶装置ＭＭが結合される。こ
のデータバスＤＴには、マイクロプロセッサＭＰＵ、ダ
イレクトメモリアクセス制御装置ＤＭＡＣ又は主記憶装
置ＭＭから、データ転送確認（データ転送アクノリッジ
）信号ＤＴＡＣＫとともに、ｋ＋１ビットのデータＤＯ
〜Ｄｋが出力される。データバスＤＴを介して伝達され
るデータＤＯ−Ｄｋの移動方向は、マイクロプロセッサ
ＭＰＵ、ダイレクトメモリアクセス制御装置ＤＭＡＣ又
はメモリ管理装置ＭＭＵから送られるリード・ライト信
号Ｒ／Ｗによって決定される。
、ダイレクトメモリアクセス制御装置ＤＭＡ Ｃ，メモ
リ管理装置ＭＭＵ及び主記憶装置ＭＭが結合される。こ
のデータバスＤＴには、マイクロプロセッサＭＰＵ、ダ
イレクトメモリアクセス制御装置ＤＭＡＣ又は主記憶装
置ＭＭから、データ転送確認（データ転送アクノリッジ
）信号ＤＴＡＣＫとともに、ｋ＋１ビットのデータＤＯ
〜Ｄｋが出力される。データバスＤＴを介して伝達され
るデータＤＯ−Ｄｋの移動方向は、マイクロプロセッサ
ＭＰＵ、ダイレクトメモリアクセス制御装置ＤＭＡＣ又
はメモリ管理装置ＭＭＵから送られるリード・ライト信
号Ｒ／Ｗによって決定される。
マイクロプロセッサＭＰＵには、バスアービタＡＢＴが
内蔵される。このバスアービタＡＢＴには、ダイレクト
メモリアクセス制御装置ＤＭＡＣからバス要求信号ＢＲ
及びバス要求受理ｒ４認信号ＢＧＡＣＫが送られる。こ
のバス要求信号Ｗπとバス要求受理確認信号ＢＧＡＣＫ
は、メモリ管理装置ＭＭＵにも送られる。ダイレクトメ
モリアクセス制御装置ＤＭＡＣには、マイクロプロセッ
サＭＰＵからバス要求受理（）°マスグランド）信号Ｂ
ＡＣＫは、図示されない他のバスマスタにも結合され、
ワイアドオアとされる場合がある。
内蔵される。このバスアービタＡＢＴには、ダイレクト
メモリアクセス制御装置ＤＭＡＣからバス要求信号ＢＲ
及びバス要求受理ｒ４認信号ＢＧＡＣＫが送られる。こ
のバス要求信号Ｗπとバス要求受理確認信号ＢＧＡＣＫ
は、メモリ管理装置ＭＭＵにも送られる。ダイレクトメ
モリアクセス制御装置ＤＭＡＣには、マイクロプロセッ
サＭＰＵからバス要求受理（）°マスグランド）信号Ｂ
ＡＣＫは、図示されない他のバスマスタにも結合され、
ワイアドオアとされる場合がある。
マイクロプロセッサＭＰＵのバスアービタＡＢＴは、バ
ス要求信号■がアサートされることによってダイレクト
メモリアクセス制御装置ＤＭＡＣのバス要求をヰ食出す
る。これにより、バス要求受理信号Ｉｆ−をアサートし
、実行中のバスサイクルが終了した時点でダイレクトメ
モリアクセス制御装置ＤＭＡＣがバスマスタとなりうろ
ことを知らせる。ダイレクトメモリアクセス制御装置Ｄ
ＭＡＣは、バス要求受理確認信号Ｂ ＧＡ ＣＫ、アド
レスストローブ信号π丁及びデータ転送確認信号ｒｒＴ
τＫがすべてネゲートされていることを条件に、バス要
求受理確認信号ＢＧＡＣＫをアサートし、バスマスタと
なる。
ス要求信号■がアサートされることによってダイレクト
メモリアクセス制御装置ＤＭＡＣのバス要求をヰ食出す
る。これにより、バス要求受理信号Ｉｆ−をアサートし
、実行中のバスサイクルが終了した時点でダイレクトメ
モリアクセス制御装置ＤＭＡＣがバスマスタとなりうろ
ことを知らせる。ダイレクトメモリアクセス制御装置Ｄ
ＭＡＣは、バス要求受理確認信号Ｂ ＧＡ ＣＫ、アド
レスストローブ信号π丁及びデータ転送確認信号ｒｒＴ
τＫがすべてネゲートされていることを条件に、バス要
求受理確認信号ＢＧＡＣＫをアサートし、バスマスタと
なる。
ダイレクトメモリアクセス制御装置ＤＭＡＣは、待ち合
わせ時間がデータホールド時間を超えた場合に対処する
ためのバンファリング機能やりトライ機能などを持たな
い比較的低機能の装置である。
わせ時間がデータホールド時間を超えた場合に対処する
ためのバンファリング機能やりトライ機能などを持たな
い比較的低機能の装置である。
ダイレクトメモリアクセス制御装置ＤＭＡＣは、特に制
限されないが、二組のチャンネルＣＨＩ及びＣＨ２を持
つ、これらのチャンネルＣＨＩ及びＣＨ２には、それぞ
れ対応する入出力デバイスｌｏｉ及び１０２が接続され
る。
限されないが、二組のチャンネルＣＨＩ及びＣＨ２を持
つ、これらのチャンネルＣＨＩ及びＣＨ２には、それぞ
れ対応する入出力デバイスｌｏｉ及び１０２が接続され
る。
ダイレクトメモリアクセス制御装置ＤＭＡＣに内蔵され
る各レジスタには、特に制限されないが、マイクロプロ
セッサＭＰＵからデータバスＤＴを介して転送開始アド
レス及び転送終了アドレスが送られる。ダイレクトメモ
リアクセス制御装置ＤＭＡＣは、上記転送開始アドレス
から転送終了アドレスまでのアドレス信号を順次発生し
、入出力デバイス１０１又は１０２と主記憶装置ＭＭ又
はその他のデバイスとの間の一連のデータ授受を仲介す
る。これにより、一連の複数のデータが、マイクロプロ
セッサＭＰＵを介在させることなく、高速度で伝達され
る。
る各レジスタには、特に制限されないが、マイクロプロ
セッサＭＰＵからデータバスＤＴを介して転送開始アド
レス及び転送終了アドレスが送られる。ダイレクトメモ
リアクセス制御装置ＤＭＡＣは、上記転送開始アドレス
から転送終了アドレスまでのアドレス信号を順次発生し
、入出力デバイス１０１又は１０２と主記憶装置ＭＭ又
はその他のデバイスとの間の一連のデータ授受を仲介す
る。これにより、一連の複数のデータが、マイクロプロ
セッサＭＰＵを介在させることなく、高速度で伝達され
る。
メモリ管理装置ＭＭＵは、特に制限されないが、連想記
憶素子によって構成されるアドレス変換パ７ファＴＬＢ
を内蔵する。このアドレス変換バッファＴＬＢには、後
述するように、メモリ管理装置Ｍ Ｍ Ｕによって行わ
れた最新のアドレス変換の結果が所定のエントリー数だ
け記録される。
憶素子によって構成されるアドレス変換パ７ファＴＬＢ
を内蔵する。このアドレス変換バッファＴＬＢには、後
述するように、メモリ管理装置Ｍ Ｍ Ｕによって行わ
れた最新のアドレス変換の結果が所定のエントリー数だ
け記録される。
メモリ管理装置ＭＭＵは、マイクロプロセッサＭＰＵ又
はダイレクトメモリアクセス制御装置ＤＭＡＣから上位
アドレスバスＡＵを介して供給される上位の論理アドレ
ス信号をタグとして、アドレス変換バッファＴＬＢに記
憶される上位の物理アドレスを連想読み出しする。これ
らの上位の物理アドレス信号は、上位物理アドレスバス
ＰＡＬを介して、主記憶装置ＭＭに送られる。
はダイレクトメモリアクセス制御装置ＤＭＡＣから上位
アドレスバスＡＵを介して供給される上位の論理アドレ
ス信号をタグとして、アドレス変換バッファＴＬＢに記
憶される上位の物理アドレスを連想読み出しする。これ
らの上位の物理アドレス信号は、上位物理アドレスバス
ＰＡＬを介して、主記憶装置ＭＭに送られる。
アドレス変換バッファＴＬＢにおいて供給された論理ア
ドレスに対応する物理アドレスが格納されていない場合
すなわちアドレス変換バッファＴＬＢがミスヒントの場
合、メモリ管理装置ＭＭＵは、ホールト信号ＨＡＬＴ及
びバスエラー信号ＢＥＲＲをアサートしてマイクロプロ
セッサＭＰＵをホールト状態にし、バスを解放させると
ともに、主記憶装置ＭＭに設けられるページ変換テーブ
ルＰＴＥによってベージング処理を行う。
ドレスに対応する物理アドレスが格納されていない場合
すなわちアドレス変換バッファＴＬＢがミスヒントの場
合、メモリ管理装置ＭＭＵは、ホールト信号ＨＡＬＴ及
びバスエラー信号ＢＥＲＲをアサートしてマイクロプロ
セッサＭＰＵをホールト状態にし、バスを解放させると
ともに、主記憶装置ＭＭに設けられるページ変換テーブ
ルＰＴＥによってベージング処理を行う。
第３図には、この実施例のメモリ管理装置ＭＭＣにおけ
るアドレス変換処理のフロー図が示されている。同図に
より、アドレス変換処理の概要を説明する。
るアドレス変換処理のフロー図が示されている。同図に
より、アドレス変換処理の概要を説明する。
前述のように、この実施例のメモリ管理装置ＭＭＵにお
けるベージング処理は、特に制限されないが、２段階の
マルチページング方式が採られる。
けるベージング処理は、特に制限されないが、２段階の
マルチページング方式が採られる。
したがって、論理アドレス信号ＶＡの上位ビットは、第
３図に示されるように、二つのインデックス部Ｘ１及び
Ｘ２に分けられる。また、主記憶装置ＭＭ内のページ変
換テーブルＰＴＥは、これらのインテ・７クス部Ｘ１及
びＸ２に対応して設けられる二組の変換テーブルＰＴＥ
１及びＰＴＥ−２によって構成される。このうち、第１
の変換テーブルＰＴＥＩは、主記憶装置ＭＭの所定のア
ドレスＰ１を先頭アドレスとして配置される。変換テー
ブルＰＴＥＩには、メモリ保護用の制御ビットなどのば
か変換テーブルＰＴＥ２のアドレス修飾を行うためのブ
ロック番号ＢＮが格納される。実際にアクセスされる変
換テーブルＰＴＥ１のアドレスは、論理アドレス信号Ｖ
Ａの第１インデックス部Ｘ１によって修飾され、Ｐ１＋
Ｘ１となる。一方、第２の変換テーブルＰＴＥ２は、主
記憶装置ＭＭの所定のアドレスＰ２を先頭アドレスとし
て複数ブロック配置される。変換テーブルＰＴＥ２には
、メモリ保護用あ制御ビットなどのほか上位の物理アド
レスとして用いられるフレーム番号ＦＮが格納される。
３図に示されるように、二つのインデックス部Ｘ１及び
Ｘ２に分けられる。また、主記憶装置ＭＭ内のページ変
換テーブルＰＴＥは、これらのインテ・７クス部Ｘ１及
びＸ２に対応して設けられる二組の変換テーブルＰＴＥ
１及びＰＴＥ−２によって構成される。このうち、第１
の変換テーブルＰＴＥＩは、主記憶装置ＭＭの所定のア
ドレスＰ１を先頭アドレスとして配置される。変換テー
ブルＰＴＥＩには、メモリ保護用の制御ビットなどのば
か変換テーブルＰＴＥ２のアドレス修飾を行うためのブ
ロック番号ＢＮが格納される。実際にアクセスされる変
換テーブルＰＴＥ１のアドレスは、論理アドレス信号Ｖ
Ａの第１インデックス部Ｘ１によって修飾され、Ｐ１＋
Ｘ１となる。一方、第２の変換テーブルＰＴＥ２は、主
記憶装置ＭＭの所定のアドレスＰ２を先頭アドレスとし
て複数ブロック配置される。変換テーブルＰＴＥ２には
、メモリ保護用あ制御ビットなどのほか上位の物理アド
レスとして用いられるフレーム番号ＦＮが格納される。
変換テーブルＰＴＥ２のブロック先頭アドレスは、上記
変換テーブルＰＴＥＩから読み出されるブロック番号Ｂ
Ｎによって修飾され、Ｐ ２ ＋ＢＮとなる。また、実
際にアクセスされるブロック内のアドレスはさらに上記
論理アドレス信号ＶＡの第２インデックス部Ｘ２によっ
て修飾され、Ｐ２＋ＢＮ＋Ｘ２となる。
変換テーブルＰＴＥＩから読み出されるブロック番号Ｂ
Ｎによって修飾され、Ｐ ２ ＋ＢＮとなる。また、実
際にアクセスされるブロック内のアドレスはさらに上記
論理アドレス信号ＶＡの第２インデックス部Ｘ２によっ
て修飾され、Ｐ２＋ＢＮ＋Ｘ２となる。
メモリ管理装置ＭＭＵは、上記変換テーブル装置及びＰ
ＴＥ２をアクセスするためのアドレス演算等を行いつつ
主記憶装置ＭＭのページ変換テーブルＰＴＥを２回アク
セスし、物理アドレス信号を形成する。ここでメモリ管
理装置ＭＭＵは、変換テーブルＰＴＥ２から読み出され
るフレーム番号ＦＮを、上位の物理アドレス信号ＰＡｉ
＋１〜ＰＡ ｊ’ とする、この上位の物理アドレス
信号すなわちフレーム番号ＦＮと与えられた論理アドレ
ス信号のインデックス部Ｘ１及びＸ２は、メモリ管理装
置ＭＭＵ内に設けられるアドレス変換バッファＴＬＢに
格納される。これらの物理アドレス信号は、メモリ管理
装置ＭＭＵのアドレス変換処理が終了した後行われるマ
イクロプロセッサＭＰＵのりトライによって読み出され
、上位物理アドレスバスＰＡＵを介して、主記憶装置Ｍ
Ｍに送られる。
ＴＥ２をアクセスするためのアドレス演算等を行いつつ
主記憶装置ＭＭのページ変換テーブルＰＴＥを２回アク
セスし、物理アドレス信号を形成する。ここでメモリ管
理装置ＭＭＵは、変換テーブルＰＴＥ２から読み出され
るフレーム番号ＦＮを、上位の物理アドレス信号ＰＡｉ
＋１〜ＰＡ ｊ’ とする、この上位の物理アドレス
信号すなわちフレーム番号ＦＮと与えられた論理アドレ
ス信号のインデックス部Ｘ１及びＸ２は、メモリ管理装
置ＭＭＵ内に設けられるアドレス変換バッファＴＬＢに
格納される。これらの物理アドレス信号は、メモリ管理
装置ＭＭＵのアドレス変換処理が終了した後行われるマ
イクロプロセッサＭＰＵのりトライによって読み出され
、上位物理アドレスバスＰＡＵを介して、主記憶装置Ｍ
Ｍに送られる。
メモリ管理装置ＭＭＵ内に設けられるアドレス変換バッ
ファＴＬＢは、第３図に示されるように、複数のエント
リーからなる連想メモリによって構成され、論理アドレ
ス信号ＶＡのインデックス部Ｘ１及びＸ２と、上位物理
アドレスとして用いられるフレーム番号ＦＮを格納する
。アドレス変換バッファＴＬＢは、メモリ管理装置ＭＭ
Ｕのアドレス変換処理が終了するたびに随時書き換えら
れるので、アドレス変換バッファＴＬＢ内には常に最近
アクセスされた物理アドレスのフレーム番号とそれに対
応する論理アドレスのインデックス部が所定のエントリ
ー数だけ格納される。
ファＴＬＢは、第３図に示されるように、複数のエント
リーからなる連想メモリによって構成され、論理アドレ
ス信号ＶＡのインデックス部Ｘ１及びＸ２と、上位物理
アドレスとして用いられるフレーム番号ＦＮを格納する
。アドレス変換バッファＴＬＢは、メモリ管理装置ＭＭ
Ｕのアドレス変換処理が終了するたびに随時書き換えら
れるので、アドレス変換バッファＴＬＢ内には常に最近
アクセスされた物理アドレスのフレーム番号とそれに対
応する論理アドレスのインデックス部が所定のエントリ
ー数だけ格納される。
メモリ管理装置ＭＭＵは、供給された論理アドレス信号
ＶＡのインデックス部Ｘｉ及びＸ２をアドレス変換バッ
ファＴＬＢの読み出し用タグとする。アドレス変換バッ
ファＴＬＢは、与えられたタグすなわちインデックス部
Ｘ１及びＸ２と全エントリーに格納されるインデックス
部を瞬時に比較する。両インデックス部が一致した場合
すなわちアドレス変換バッファＴＬＢがヒツトした場合
、そのエン［・リーのフレーム番号ＦＮを読み出す。
ＶＡのインデックス部Ｘｉ及びＸ２をアドレス変換バッ
ファＴＬＢの読み出し用タグとする。アドレス変換バッ
ファＴＬＢは、与えられたタグすなわちインデックス部
Ｘ１及びＸ２と全エントリーに格納されるインデックス
部を瞬時に比較する。両インデックス部が一致した場合
すなわちアドレス変換バッファＴＬＢがヒツトした場合
、そのエン［・リーのフレーム番号ＦＮを読み出す。
読み出されたフレーム番号ＦＮは、上位の物理アドレス
信号ＰＡｉ＋１〜ＰＡｊ” として、主記憶装置Ｍ ）
ｖｌに出力される。これらの物理アドレス信号は、同時
に出力される物理アドレスストローブ信号ＰＡＳに従っ
て、主記憶装置ＭＭ内に取り込まれる。
信号ＰＡｉ＋１〜ＰＡｊ” として、主記憶装置Ｍ ）
ｖｌに出力される。これらの物理アドレス信号は、同時
に出力される物理アドレスストローブ信号ＰＡＳに従っ
て、主記憶装置ＭＭ内に取り込まれる。
一方、両インデックス部が一致するエントリーが存在し
ない場合すなわちアドレス変換バッファＴＬＢがミスヒ
ツトした場合、メモリ管理装置ＭＭｔＪは上記ページ変
換テーブルＰＴＥを用いたベージング処理を実行する。
ない場合すなわちアドレス変換バッファＴＬＢがミスヒ
ツトした場合、メモリ管理装置ＭＭｔＪは上記ページ変
換テーブルＰＴＥを用いたベージング処理を実行する。
メモリ管理装置ＭＭＵのアドレス変換バッファＴＬＢは
、そのヒント率が例えば９５２６程になるようにエント
リー数が設定される。このため、メモリ管理装置ＭＭＵ
の通常のアドレス変換処理は、アドレス変換バッファＴ
ＬＢを読み出すのみでよく、高速に行われる。ところが
、アドレス変換バッファＴＬＢにミスヒントが生じた場
合、第１変換テーブルＰ置及び第２変換テーブルＰＴＥ
２をアクセスするためのアドレス演算や主記憶装置ＭＭ
のアクセスを繰り返し行わなくてはならない。このため
、メモリ管理装置ＭＭＵのアドレス変換処理は比較的長
い時間を必要とし、その間メモリ管理装置ＭＭＵによっ
てバスが占有されてしまう。また、メモリ管理装置ＭＭ
Ｕによってアドレス変換処理が行われる間、マイクロプ
ロセッサＭＰＵに対して上記ホールト信号ＨＡ Ｌ Ｔ
及びバスエラー信号ＢＥＲＲがアサートされたままとな
る。マイクロプロセッサＭＰＵは、このホールト信号Ｈ
ＡＬＴ及びバスエラー信号ＢＥＲＲによってバスがメモ
リ管理装置ＭＭＵによって占有されていることを識別し
、これらの信号がネゲートされることによって、リトラ
イを開始する。
、そのヒント率が例えば９５２６程になるようにエント
リー数が設定される。このため、メモリ管理装置ＭＭＵ
の通常のアドレス変換処理は、アドレス変換バッファＴ
ＬＢを読み出すのみでよく、高速に行われる。ところが
、アドレス変換バッファＴＬＢにミスヒントが生じた場
合、第１変換テーブルＰ置及び第２変換テーブルＰＴＥ
２をアクセスするためのアドレス演算や主記憶装置ＭＭ
のアクセスを繰り返し行わなくてはならない。このため
、メモリ管理装置ＭＭＵのアドレス変換処理は比較的長
い時間を必要とし、その間メモリ管理装置ＭＭＵによっ
てバスが占有されてしまう。また、メモリ管理装置ＭＭ
Ｕによってアドレス変換処理が行われる間、マイクロプ
ロセッサＭＰＵに対して上記ホールト信号ＨＡ Ｌ Ｔ
及びバスエラー信号ＢＥＲＲがアサートされたままとな
る。マイクロプロセッサＭＰＵは、このホールト信号Ｈ
ＡＬＴ及びバスエラー信号ＢＥＲＲによってバスがメモ
リ管理装置ＭＭＵによって占有されていることを識別し
、これらの信号がネゲートされることによって、リトラ
イを開始する。
前述のように、この実施例のメモリ管理装置ＭＭＵには
、論理アドレス空間に接続される他のバスマスタからの
バス要求信号「下及びバス要求受理確認信号ＢＧＡＣＫ
が入力される。メモリ管理装置Ｍ ？ｖＩ Ｕは、バス
要求信号ＢＲがアサートされることによって例えばダイ
レクトメモリアクセス制御装置ＤＭＡＣのバス要求を検
出し、そのアドレス変換処理を中断するとともに、マイ
クロプロセッサＭＰＵに対するホールト信号ＨＡＬＴ及
びバスエラー信号ＢＥＲＲをネゲートする。これにより
、マイクロプロセッサＭＰＵはりトライを開始しようと
するが、ダイレクトメモリアクセス制御装置ＤＭＡＣに
よってバス要求信号ＢＲがアサートされているため、そ
のバス要求を優先的に受理する。マイクロプロセッサＭ
ＰＵは、上記ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃのバスサイクルが終了した後、先にミスヒツトしたア
ドレス変換処理に係る処理をリトライする。
、論理アドレス空間に接続される他のバスマスタからの
バス要求信号「下及びバス要求受理確認信号ＢＧＡＣＫ
が入力される。メモリ管理装置Ｍ ？ｖＩ Ｕは、バス
要求信号ＢＲがアサートされることによって例えばダイ
レクトメモリアクセス制御装置ＤＭＡＣのバス要求を検
出し、そのアドレス変換処理を中断するとともに、マイ
クロプロセッサＭＰＵに対するホールト信号ＨＡＬＴ及
びバスエラー信号ＢＥＲＲをネゲートする。これにより
、マイクロプロセッサＭＰＵはりトライを開始しようと
するが、ダイレクトメモリアクセス制御装置ＤＭＡＣに
よってバス要求信号ＢＲがアサートされているため、そ
のバス要求を優先的に受理する。マイクロプロセッサＭ
ＰＵは、上記ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃのバスサイクルが終了した後、先にミスヒツトしたア
ドレス変換処理に係る処理をリトライする。
論理アドレス空間に複数のダイレクトメモリアクセス制
御装置ＤＭＡＣが接続される場合、メモリ管理装置ＭＭ
Ｕは、一方のダイレクトメモリアクセス制御装置ＤＭＡ
Ｃのバス要求が検出された時点でバス要求受理確認信号
ＢＧＡＣＫをモニターする。このとき、バス要求受理確
認信号Ｗτ玉ＣＫがアサートされていない場合、メモリ
管理装置Ｍ Ｍ Ｕは上記のようにアドレス変換処理を
中断するが、バス要求受理確認信号ＢＧＡＣＫが他のダ
イレクトメモリアクセス制御装置ＤＭＡＣによってアサ
ートされている場合、このダイレクトメモリアクセス制
御装置Ｄ ＭＡ Ｃに対するバス要求がすでに受理され
ているものとみなし、アドレス変換処理を続行する。
御装置ＤＭＡＣが接続される場合、メモリ管理装置ＭＭ
Ｕは、一方のダイレクトメモリアクセス制御装置ＤＭＡ
Ｃのバス要求が検出された時点でバス要求受理確認信号
ＢＧＡＣＫをモニターする。このとき、バス要求受理確
認信号Ｗτ玉ＣＫがアサートされていない場合、メモリ
管理装置Ｍ Ｍ Ｕは上記のようにアドレス変換処理を
中断するが、バス要求受理確認信号ＢＧＡＣＫが他のダ
イレクトメモリアクセス制御装置ＤＭＡＣによってアサ
ートされている場合、このダイレクトメモリアクセス制
御装置Ｄ ＭＡ Ｃに対するバス要求がすでに受理され
ているものとみなし、アドレス変換処理を続行する。
以上のように、この実施例のメモリ管理装置ＭＭＵには
、ダイレクトメモリアクセス制御装置ＤＭＡＣからバス
要求信号ＢＲが入力される。メモリ管理装置ＭＭＵは、
このバス要求信号ＢＲによってダイレクトメモリアクセ
ス制御装置ＤＭＡＣのバス要求を検出する。さらに、バ
ス要求受理確認信号ＢＧＡＣＫがアサートされていない
ことを条件に、そのアドレス変換処理を中断するととも
に、ホールト信号ＨＡＬＴ及びバスエラー信号百ＥＲＲ
をネゲートし、マイクロプロセッサＭＰＵにダイレクト
メモリアクセス制御装置ＤＭＡｃのバス要求を受理させ
るとともに、上記アドレス変換処理に係る処理をリトラ
イさせる。このため、ダイレクトメモリアクセス制御袋
ＥＤＭＡＣなどのバスマスタは、メモリ管理装置ＭＭＵ
のアドレス変換バッファＴＬＢがミスヒツトした場合で
も長時開時たされることがなく、待ち時間がデータホー
ルド時間を超えることによって生じるシステムバグが解
消される。
、ダイレクトメモリアクセス制御装置ＤＭＡＣからバス
要求信号ＢＲが入力される。メモリ管理装置ＭＭＵは、
このバス要求信号ＢＲによってダイレクトメモリアクセ
ス制御装置ＤＭＡＣのバス要求を検出する。さらに、バ
ス要求受理確認信号ＢＧＡＣＫがアサートされていない
ことを条件に、そのアドレス変換処理を中断するととも
に、ホールト信号ＨＡＬＴ及びバスエラー信号百ＥＲＲ
をネゲートし、マイクロプロセッサＭＰＵにダイレクト
メモリアクセス制御装置ＤＭＡｃのバス要求を受理させ
るとともに、上記アドレス変換処理に係る処理をリトラ
イさせる。このため、ダイレクトメモリアクセス制御袋
ＥＤＭＡＣなどのバスマスタは、メモリ管理装置ＭＭＵ
のアドレス変換バッファＴＬＢがミスヒツトした場合で
も長時開時たされることがなく、待ち時間がデータホー
ルド時間を超えることによって生じるシステムバグが解
消される。
〔実施例２〕
第２図には、この発明が通用されたメモリ管理装置ＭＭ
Ｕを含むマイクロコンピュータシステムのもう一つの実
施例の接続図が示されている。この実施例において、ダ
イレクトメモリアクセス制御装置ＤＭＡＣはシステムの
物理アドレス空間に接続される。以下の説明において、
特に説明を加えない部分については上記実施例１の場合
と同じである。
Ｕを含むマイクロコンピュータシステムのもう一つの実
施例の接続図が示されている。この実施例において、ダ
イレクトメモリアクセス制御装置ＤＭＡＣはシステムの
物理アドレス空間に接続される。以下の説明において、
特に説明を加えない部分については上記実施例１の場合
と同じである。
この実施例において、メモリ管理装置ＭＭＵはバスアー
ビタＡＢＴを内蔵しており、バス制御機能を持つ。特に
制限されないが、マイクロプロセッサＭ Ｐ Ｕも同様
にバスアービタＡＢＴを内蔵しているが、この実施例で
はメモリ管理装置ＭＭＵのバスアービタＡＢＴがバス制
御を行う。システムの論理アドレス空間にはマイクロプ
ロセッサＭＰＵが接続されているだけであり、マイクロ
プロセッサＭ Ｐ Ｕは、ホールト信号ＨＡ Ｌ Ｔ及
びバスエラー信号ＢＥＲＲがアサ−Ｉ・されることによ
って、メモリ管理装置ＭＭＵが物理アドレス空間でバス
を占有していることを識別する。また、マイクロプロセ
ッサＭＰＵは、バス要求受理確認信号ＢＧＡＣＫがアサ
ートされることによって、ダイレクトメモリアクセス制
御装置ＤＭＡＣが物理アドレス空間でバスを占有してい
ることを識別する。
ビタＡＢＴを内蔵しており、バス制御機能を持つ。特に
制限されないが、マイクロプロセッサＭ Ｐ Ｕも同様
にバスアービタＡＢＴを内蔵しているが、この実施例で
はメモリ管理装置ＭＭＵのバスアービタＡＢＴがバス制
御を行う。システムの論理アドレス空間にはマイクロプ
ロセッサＭＰＵが接続されているだけであり、マイクロ
プロセッサＭ Ｐ Ｕは、ホールト信号ＨＡ Ｌ Ｔ及
びバスエラー信号ＢＥＲＲがアサ−Ｉ・されることによ
って、メモリ管理装置ＭＭＵが物理アドレス空間でバス
を占有していることを識別する。また、マイクロプロセ
ッサＭＰＵは、バス要求受理確認信号ＢＧＡＣＫがアサ
ートされることによって、ダイレクトメモリアクセス制
御装置ＤＭＡＣが物理アドレス空間でバスを占有してい
ることを識別する。
システムの論理アドレス空間に他のバスマスタが接続さ
れる場合、メモリ管理装置ＭＭＵによる論理アドレス空
間のバス制御は、バス要求信号ＢＲ。
れる場合、メモリ管理装置ＭＭＵによる論理アドレス空
間のバス制御は、バス要求信号ＢＲ。
バス要求受理信号ＢＧ及びバス要求受理確認信号ＢＧＡ
ＣＫを用いて行われる。メモリ管理装置ＭＭＵのバスア
ービタＡＢＴによるバス制御は、そのアドレス変換処理
と並行して行われる。
ＣＫを用いて行われる。メモリ管理装置ＭＭＵのバスア
ービタＡＢＴによるバス制御は、そのアドレス変換処理
と並行して行われる。
メモリ管理装置Ｍ Ｍ Ｕは、上記実施例１のメモリ管
理装置ＭＭＵと同様なアドレス変換処理を行う。メモリ
管理装置ＭＭＵは、アドレス変換バッファＴ Ｌ Ｂが
ミスヒツトになると、７！ζ−ルト信号ＨＡ Ｌ Ｔ及
びバスエラー信号ＢＥＲＲをアサートしてマイクロプロ
セッサＭＰＵにバスを解放させるとともに、主記憶装置
ＭＭ内のページ変換テーブルＰＴＥによるマルチレベル
のページング処理を行う。このページング処理の間にダ
イレクトメモリアクセス制御装置ＤＭＡＣからのバス要
求を検出すると、バス要求受理確認信号ＢＧＡＣＫがア
サートされていないことを条件に、そのアドレス変換処
理を中断し、物理アドレスストローブ信号ＰＡＳをネゲ
ートしてバスを解放する。さらに、ダイレクトメモリア
クセス制御装置ＤＭＡＣのバス要求を受理し、所定のバ
ス制御手順に従って、ダイレクトメモリアクセス制御装
置ＤＭＡＣをバスマスタとする。これにより、メモリ管
理装置ＭＭ Ｕのアドレス変換処理が行われる間ダイレ
クトメモリアクセス制御装置ＤＭＡＣが長時開時たされ
ることがなくなり、ダイレクトメモリアクセス制御装置
ＤＭＡＣの待ち合わせ時間がデータホールド時間を超え
ることによるシステムバグは解消される。
理装置ＭＭＵと同様なアドレス変換処理を行う。メモリ
管理装置ＭＭＵは、アドレス変換バッファＴ Ｌ Ｂが
ミスヒツトになると、７！ζ−ルト信号ＨＡ Ｌ Ｔ及
びバスエラー信号ＢＥＲＲをアサートしてマイクロプロ
セッサＭＰＵにバスを解放させるとともに、主記憶装置
ＭＭ内のページ変換テーブルＰＴＥによるマルチレベル
のページング処理を行う。このページング処理の間にダ
イレクトメモリアクセス制御装置ＤＭＡＣからのバス要
求を検出すると、バス要求受理確認信号ＢＧＡＣＫがア
サートされていないことを条件に、そのアドレス変換処
理を中断し、物理アドレスストローブ信号ＰＡＳをネゲ
ートしてバスを解放する。さらに、ダイレクトメモリア
クセス制御装置ＤＭＡＣのバス要求を受理し、所定のバ
ス制御手順に従って、ダイレクトメモリアクセス制御装
置ＤＭＡＣをバスマスタとする。これにより、メモリ管
理装置ＭＭ Ｕのアドレス変換処理が行われる間ダイレ
クトメモリアクセス制御装置ＤＭＡＣが長時開時たされ
ることがなくなり、ダイレクトメモリアクセス制御装置
ＤＭＡＣの待ち合わせ時間がデータホールド時間を超え
ることによるシステムバグは解消される。
第２図において、メモリ管理装置ＭＭｕのバスアービタ
ＡＢＴには、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃからバス要求信号ＢＲ及びバス要求受理確認信号ＢＧ
ＡＣＫが供給される。このバス要求受理確認信号ＢＧＡ
ＣＫは、′フィクロプロセッサＭＰＵにも供給される。
ＡＢＴには、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃからバス要求信号ＢＲ及びバス要求受理確認信号ＢＧ
ＡＣＫが供給される。このバス要求受理確認信号ＢＧＡ
ＣＫは、′フィクロプロセッサＭＰＵにも供給される。
一方、メモリ管理装置Ｍ Ｍ Ｕからダイレクトメモリ
アクセス制御装置ＤＭＡＣに対して、バス要求受理信号
ＢＧが供給される。メモリ管理装置Ｍ Ｍ Ｕは、アド
レスストローブ信号ＡＳがアサートされることによって
マイクロプロセッサＭＰＵがバスを占有していることを
識別する。また、マイクロプロセッサＭＰＵは、ホール
ト信号ＨＡ Ｌ Ｔ及びバスエラー信号ＢＥＲＲによっ
てメモリ管理装置ＭＭＵがバスを占有していることを識
別し、バス要求受理確認信号Ｂ Ｇ Ａ ＣＫによって
他のデバイスがバスを占有し°Ｃいることを３６別する
。マイクロプロセッサＭＰＵ及びメモリ管理装置ＭＭＵ
のバス獲得優先度は、バスマスタとなりうる他のデバイ
スよりも低くされる。
アクセス制御装置ＤＭＡＣに対して、バス要求受理信号
ＢＧが供給される。メモリ管理装置Ｍ Ｍ Ｕは、アド
レスストローブ信号ＡＳがアサートされることによって
マイクロプロセッサＭＰＵがバスを占有していることを
識別する。また、マイクロプロセッサＭＰＵは、ホール
ト信号ＨＡ Ｌ Ｔ及びバスエラー信号ＢＥＲＲによっ
てメモリ管理装置ＭＭＵがバスを占有していることを識
別し、バス要求受理確認信号Ｂ Ｇ Ａ ＣＫによって
他のデバイスがバスを占有し°Ｃいることを３６別する
。マイクロプロセッサＭＰＵ及びメモリ管理装置ＭＭＵ
のバス獲得優先度は、バスマスタとなりうる他のデバイ
スよりも低くされる。
下位アドレスバスＡＬには、マイクロプロセッサＭＰＵ
、 メモリ管理装置ＭＭＵ、ダイレクトメモリアクセス
制御装置ＤＭＡＣ及び主記憶装置ＭＭが接続される。ま
た、上位アドレスバスＡＵには、マイクロプロセッサＭ
ＰＵ及びメモリ管理装Ｅ Ｍ Ｍ Ｕが接続される。こ
の上位アドレスバスＡＵには、アドレスストローブ信号
ＡＳに従って、マイクロプロセッサＭＰＵからメモリ管
理装置ＭＭＵに対する上位の論理アドレス信号が伝達さ
れる。上位物理アドレスバスＰＡＵには、メモリ管理装
置ＭＭ Ｕ、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃ及び主記憶装置ＭＭが接続される。この上位物理アド
レスバスＰＡＵには、物理アドレスストローブ信号ＰＡ
Ｓに従って、メモリ管理装置ＭＭＵ又はダイレクトメモ
リアクセス制御装置ＤＭＡＣから主記憶装置ＭＭに対す
る上位の物理アドレス信号が伝達される。
、 メモリ管理装置ＭＭＵ、ダイレクトメモリアクセス
制御装置ＤＭＡＣ及び主記憶装置ＭＭが接続される。ま
た、上位アドレスバスＡＵには、マイクロプロセッサＭ
ＰＵ及びメモリ管理装Ｅ Ｍ Ｍ Ｕが接続される。こ
の上位アドレスバスＡＵには、アドレスストローブ信号
ＡＳに従って、マイクロプロセッサＭＰＵからメモリ管
理装置ＭＭＵに対する上位の論理アドレス信号が伝達さ
れる。上位物理アドレスバスＰＡＵには、メモリ管理装
置ＭＭ Ｕ、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃ及び主記憶装置ＭＭが接続される。この上位物理アド
レスバスＰＡＵには、物理アドレスストローブ信号ＰＡ
Ｓに従って、メモリ管理装置ＭＭＵ又はダイレクトメモ
リアクセス制御装置ＤＭＡＣから主記憶装置ＭＭに対す
る上位の物理アドレス信号が伝達される。
マイクロプロセッサＭＰＵからメモリ管理装置ＭＭＵに
送られる上位の論理アドレス信号は、メモリ管理装置Ｍ
ＭＵがアドレス変換バッファＴＬＢを参照することによ
って上位の物理アドレス信号に変換される。メモリ管理
装置ＭＭＵにおいて、供給された論理アドレス信号に対
応する物理アドレスがアドレス変換バッファＴＬＢに格
納されている場合すなわちアドレス変換バッファＴＬＢ
がヒツトした場合、アドレス変換バッファＴＬＢから読
み出される上位の物理アドレス信号は、そのバスサイク
ルにおいて上位物理アドレスバスＰＡＵを介して主記憶
装置ＭＭに送られる。主記憶装置ＭＭは、メモリ管理装
置ＭＭＵから同時に出力される物理アドレスストローブ
信号ＰＡＳに従って、上位の物理アドレス信号を取り込
む。
送られる上位の論理アドレス信号は、メモリ管理装置Ｍ
ＭＵがアドレス変換バッファＴＬＢを参照することによ
って上位の物理アドレス信号に変換される。メモリ管理
装置ＭＭＵにおいて、供給された論理アドレス信号に対
応する物理アドレスがアドレス変換バッファＴＬＢに格
納されている場合すなわちアドレス変換バッファＴＬＢ
がヒツトした場合、アドレス変換バッファＴＬＢから読
み出される上位の物理アドレス信号は、そのバスサイク
ルにおいて上位物理アドレスバスＰＡＵを介して主記憶
装置ＭＭに送られる。主記憶装置ＭＭは、メモリ管理装
置ＭＭＵから同時に出力される物理アドレスストローブ
信号ＰＡＳに従って、上位の物理アドレス信号を取り込
む。
一方、供給された論理アドレス信号に対応する物理アド
レスがメモリ管理装置ＭＭＵのアドレス変換バッファＴ
ＬＢに格納されていない場合すなわちアドレス変換バッ
ファＴＬＢがミスヒントした場合、マイクロプロセッサ
Ｍ Ｐ ｔＪに対するホールト信号ＨＡＬＴ及びバスエ
ラー信号ＢＥＲＲがアサートされる。これにより、マイ
クロプロセッサＭ Ｐ Ｕはバスを解放し、メモリ管理
装置ＭＭＵは主記憶装置ＭＭのページ変換テーブルＰＴ
Ｅによるページング処理を開始する。マイクロプロセッ
サＭＰＵは、メモリ管理装′ｒ！！、ＭＭＵのページン
グ処理が終了しホールト信号ＨＡＬＴ及びバスエラー信
号ＢＥＲＲがネゲートされた時点で、上記アドレス変換
処理に係る処理をリトライする。
レスがメモリ管理装置ＭＭＵのアドレス変換バッファＴ
ＬＢに格納されていない場合すなわちアドレス変換バッ
ファＴＬＢがミスヒントした場合、マイクロプロセッサ
Ｍ Ｐ ｔＪに対するホールト信号ＨＡＬＴ及びバスエ
ラー信号ＢＥＲＲがアサートされる。これにより、マイ
クロプロセッサＭ Ｐ Ｕはバスを解放し、メモリ管理
装置ＭＭＵは主記憶装置ＭＭのページ変換テーブルＰＴ
Ｅによるページング処理を開始する。マイクロプロセッ
サＭＰＵは、メモリ管理装′ｒ！！、ＭＭＵのページン
グ処理が終了しホールト信号ＨＡＬＴ及びバスエラー信
号ＢＥＲＲがネゲートされた時点で、上記アドレス変換
処理に係る処理をリトライする。
メモリ管理装置ＭＭＵにおいて、アドレス変換バッファ
ＴＬＢがミスヒツトすることによって行われるページン
グ処理の方法は、前述の実施例１の場合と同じである。
ＴＬＢがミスヒツトすることによって行われるページン
グ処理の方法は、前述の実施例１の場合と同じである。
メモリ管理装置ＭＭＵによるアドレス変換処理が行われ
ている間に、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃがバス要求信号ＢＲをアサートしバス要求を行った場
合、そのバス要求はメモリ管理装置ＭＭＵに内蔵される
バスアービクＡＢＴによって検出される。このとき、ア
ドレスストローブ信号肩及びバス要求受理確認信号ＢＧ
ＡＣＫがネゲートされていてマイクロプロセッサＭＰＵ
及びダイレクトメモリアクセス制御装置ＤＭＡＣなどが
バスを占有せず、またメモリ管理装置ＭＭＵ自身もバス
を占有していない場合、バス要求受理信号子τをアサー
トする。
ている間に、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃがバス要求信号ＢＲをアサートしバス要求を行った場
合、そのバス要求はメモリ管理装置ＭＭＵに内蔵される
バスアービクＡＢＴによって検出される。このとき、ア
ドレスストローブ信号肩及びバス要求受理確認信号ＢＧ
ＡＣＫがネゲートされていてマイクロプロセッサＭＰＵ
及びダイレクトメモリアクセス制御装置ＤＭＡＣなどが
バスを占有せず、またメモリ管理装置ＭＭＵ自身もバス
を占有していない場合、バス要求受理信号子τをアサー
トする。
これにより、バス要求を出したダイレクトメモリアクセ
ス制御装置ＤＭＡＣがバス要求受理確認信号ＢＧＡＣＫ
をアサートし、バスマスタとなる。
ス制御装置ＤＭＡＣがバス要求受理確認信号ＢＧＡＣＫ
をアサートし、バスマスタとなる。
一方、ダイレクトメモリアクセス制御装置Ｄ ＭＡＣの
バス要求が検出されたとき、アドレスストローブ信号Ａ
Ｓがアサ゛−トされマイクロプロセッサＭＰＵがバスを
占；Ｎし”Ｃいる場合、メモリ管理装置ＭＭＵはマイク
ロプロセッサＭＰＵに対するホールト信号ＨＡ Ｌ Ｔ
及びバスエラー信号ＢＥＲＲをアサートする。これによ
り、マイクロプロセッサＭＰＵは実行中の処理を中断し
、バスを解放する。マイクロプロセッサＭＰＵは、ダイ
レクトメモリアクセス制御装置ＤＭＡＣがバスマスタと
なりその処理が終了した時点で、中断した処理をリトラ
イする、しかし、ダイレクトメモリアクセス制御装置Ｄ
ＭＡＣのバス要求が検出されたとき、バス要求受理確認
信号ＢＧＡＣＫがアサートされ他のダイレクトメモリア
クセス制御装置Ｄ Ｍ Ａ Ｃのバス要求がすでに受理
されている場合、メモリ管理装置ＭＭＵは実行中のアド
レス変換処理を続行する。
バス要求が検出されたとき、アドレスストローブ信号Ａ
Ｓがアサ゛−トされマイクロプロセッサＭＰＵがバスを
占；Ｎし”Ｃいる場合、メモリ管理装置ＭＭＵはマイク
ロプロセッサＭＰＵに対するホールト信号ＨＡ Ｌ Ｔ
及びバスエラー信号ＢＥＲＲをアサートする。これによ
り、マイクロプロセッサＭＰＵは実行中の処理を中断し
、バスを解放する。マイクロプロセッサＭＰＵは、ダイ
レクトメモリアクセス制御装置ＤＭＡＣがバスマスタと
なりその処理が終了した時点で、中断した処理をリトラ
イする、しかし、ダイレクトメモリアクセス制御装置Ｄ
ＭＡＣのバス要求が検出されたとき、バス要求受理確認
信号ＢＧＡＣＫがアサートされ他のダイレクトメモリア
クセス制御装置Ｄ Ｍ Ａ Ｃのバス要求がすでに受理
されている場合、メモリ管理装置ＭＭＵは実行中のアド
レス変換処理を続行する。
以上のように、この実）品例のメモリ管理装置ＭＭＵに
はバスアービタＡ Ｂ Ｔ’が設けられ、メモリ管理装
置ＭＭＵはバス制ｆＩｍ機能を持つようにされる。また
、メモリ管理装置ＭＭＵがアドレス変換処理を行ってい
る間にダイレクトメモリアクセス制御装置ＤＭＡＣがバ
ス要求信号丁πをアサートした場合、メモリ管理装置Ｍ
ＭＵのバスアービタＡＢＴがそのバス要求を検出する。
はバスアービタＡ Ｂ Ｔ’が設けられ、メモリ管理装
置ＭＭＵはバス制ｆＩｍ機能を持つようにされる。また
、メモリ管理装置ＭＭＵがアドレス変換処理を行ってい
る間にダイレクトメモリアクセス制御装置ＤＭＡＣがバ
ス要求信号丁πをアサートした場合、メモリ管理装置Ｍ
ＭＵのバスアービタＡＢＴがそのバス要求を検出する。
このとき、バス要求受理確認信号ＢＧＡＣＫがアサート
されていないことを条件に、メモリ管理装置ＭＭＵはバ
スを解放し、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃのバス要求を受理する。これにより、ダイレクトメモ
リアクセス制御装置ＤＭＡＣは、長時開時たされること
はなくバスマスタとなりうる。
されていないことを条件に、メモリ管理装置ＭＭＵはバ
スを解放し、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃのバス要求を受理する。これにより、ダイレクトメモ
リアクセス制御装置ＤＭＡＣは、長時開時たされること
はなくバスマスタとなりうる。
したがって、ダイレクトメモリアクセス制御装置Ｄ Ｍ
Ａ Ｃの待ち合わせ時間が入出力デバイスのデータホ
ールド時間を超えることによるシステムバグは解消され
る。
Ａ Ｃの待ち合わせ時間が入出力デバイスのデータホ
ールド時間を超えることによるシステムバグは解消され
る。
以上の本実施例に示されるように、この発明をダイレク
トメモリアクセス制御装置等バスマスタとなりうる他の
装置とともにマイクロコンピュータシステムのシステム
バスに接本売されるメモリ管理装置に適用した場合、次
のような効果が得られる。すなわち、 （１）ハスマスタとなりうる他のデバイスとともに論理
アドレス空間に接続されるメモリ管理装置に、上記デバ
イスのバス要求信号を検出して実行中のアドレス変換処
理を中断し、処理装置にバスを解放させる機能を持たせ
ることで、上記デバイスを長時開時たせることなくバス
マスタとすることができるという効果が得られる。
トメモリアクセス制御装置等バスマスタとなりうる他の
装置とともにマイクロコンピュータシステムのシステム
バスに接本売されるメモリ管理装置に適用した場合、次
のような効果が得られる。すなわち、 （１）ハスマスタとなりうる他のデバイスとともに論理
アドレス空間に接続されるメモリ管理装置に、上記デバ
イスのバス要求信号を検出して実行中のアドレス変換処
理を中断し、処理装置にバスを解放させる機能を持たせ
ることで、上記デバイスを長時開時たせることなくバス
マスタとすることができるという効果が得られる。
（２）バスマスタとなりうる他のデバイスとともに物理
アドレス空間に接続されるメモリ管理Ｆ装置に、バス制
御機能を持たせ、上記デバイスのバス要求信号を挟出し
実行中のアドレス変換処理を中［折してバスをｉλ放す
るとともに、上記デバイスのバス要求を受理する機能を
持たせることで、上記デバイスを長時開時たせることな
くバスマスタとすることができるという効果が得られる
。
アドレス空間に接続されるメモリ管理Ｆ装置に、バス制
御機能を持たせ、上記デバイスのバス要求信号を挟出し
実行中のアドレス変換処理を中［折してバスをｉλ放す
るとともに、上記デバイスのバス要求を受理する機能を
持たせることで、上記デバイスを長時開時たせることな
くバスマスタとすることができるという効果が得られる
。
（３）上記ｔｉ）項及び（２）項により、メモリ管理装
置がアドレス変換処理を行っている間に発生する優先度
の高いバス要求は、短時間の待ち合わせで受理され、待
ち合わせ時間が例えばダイレクトメモリアクセス９制御
装置に接続される入出力デバイスのデータホールド時間
＋超えることなどによって生じるシステムバグ侘・防止
することができるという効果が得られる。
置がアドレス変換処理を行っている間に発生する優先度
の高いバス要求は、短時間の待ち合わせで受理され、待
ち合わせ時間が例えばダイレクトメモリアクセス９制御
装置に接続される入出力デバイスのデータホールド時間
＋超えることなどによって生じるシステムバグ侘・防止
することができるという効果が得られる。
（４）上２ｆｉ１項〜（３）項により、ダイレクトメモ
リアクセス制御装置の構成を簡略化し、低コスト化を図
ることができるという効果が得られる。
リアクセス制御装置の構成を簡略化し、低コスト化を図
ることができるという効果が得られる。
（５）上記＋１１項〜（４）項により、メモリ管理装置
と複数のバスマスタとなりうるデバイスを含むマイクロ
コンピュータシステムのスルーブツト・お改善し、その
イδ頌性を向上することができるという効果が？７られ
る。
と複数のバスマスタとなりうるデバイスを含むマイクロ
コンピュータシステムのスルーブツト・お改善し、その
イδ頌性を向上することができるという効果が？７られ
る。
以上本発明者によってなされた発明を実施例にｊｋづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を通説しない範囲でｆＮ ｈ
変更可能であることはいうまでもない。例えば、上：Ｃ
実施例１及び実施例２では、論理アドレス、空間又は物
理アドレス空間のいずれか一方にバスマスタとなりうる
ダ・イレクトメモリアクセス制御装置ＤＭＡＣ等が接続
されるものと゛したが、論理アドレス空間及び物理アド
レス空間の両方にダイレクトメモリアクセス制御装置Ｄ
ＭＡＣ等か接続されるものであってもよい、また、上記
実り例では２段階によるマルチレベルページング方式を
採用しているが、３段階以上のマルチレベルベージング
方式を採るものであってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を通説しない範囲でｆＮ ｈ
変更可能であることはいうまでもない。例えば、上：Ｃ
実施例１及び実施例２では、論理アドレス、空間又は物
理アドレス空間のいずれか一方にバスマスタとなりうる
ダ・イレクトメモリアクセス制御装置ＤＭＡＣ等が接続
されるものと゛したが、論理アドレス空間及び物理アド
レス空間の両方にダイレクトメモリアクセス制御装置Ｄ
ＭＡＣ等か接続されるものであってもよい、また、上記
実り例では２段階によるマルチレベルページング方式を
採用しているが、３段階以上のマルチレベルベージング
方式を採るものであってもよい。
実施例１において、バスアービタＡＢＴはマイクロプロ
セッサＭＰＵの外部に設けられてもよいし、ダ・イレク
トメモリアクセス制御装置ＤＭＡＣは入出力デバイスに
内蔵されるものとしてもよい。これらの実施例では、ホ
ールト係号ＨＡ Ｌ Ｔ及びバスエラー！Ｎ号ＢＥＲＲ
をアサートすることによってマイクロプロセッサＭＰＵ
の処理を中断させ、バスを解放させた後、リトライさせ
ているが、これらの信号線の構成と組み合わせは、特に
この実施例によって制限されるものではない。さらに、
その池のシステムバスの具体的な構成や組み合わせある
いはメモリ管理装置ＭＭＵにおけるページング方式等、
種々の実施形態を採りうるちのである。
セッサＭＰＵの外部に設けられてもよいし、ダ・イレク
トメモリアクセス制御装置ＤＭＡＣは入出力デバイスに
内蔵されるものとしてもよい。これらの実施例では、ホ
ールト係号ＨＡ Ｌ Ｔ及びバスエラー！Ｎ号ＢＥＲＲ
をアサートすることによってマイクロプロセッサＭＰＵ
の処理を中断させ、バスを解放させた後、リトライさせ
ているが、これらの信号線の構成と組み合わせは、特に
この実施例によって制限されるものではない。さらに、
その池のシステムバスの具体的な構成や組み合わせある
いはメモリ管理装置ＭＭＵにおけるページング方式等、
種々の実施形態を採りうるちのである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タシステムのメモリ管理装ｆ＆に通用した場合について
説明したが、それに限定されるものではなく、例えば、
その他のディジタルシステムに用いられるメモリ管理装
置などにも適用できる。本発明は、少なくともバスマス
タとなりうる他のデバイスとともにシステムバスにｆｆ
１ｂＮされるメモリ管理装置又はこのようなメモリ管理
装置を含む装置には通用できるゆ 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、バスマスタとなりうる他のデバ・イスと
ともに８Ａ哩アドレス空間又は物理アドレス空間に接続
されるメモリ管理装置に、上記デバ・イスのバス要求信
号を検出して実行中のアドレス変換処理を中断し、処理
装置にバスを解放させる機能又は上記デバイスのバス要
求信号を検出しメモリ管理装置０冴が実行中のアドレス
変換処理を中断してバスを解放するとともに、上記デバ
イスのバス要求を受理するバス制御機能を持たせること
で、上記デバイスを長時開時たせることなくバスマスタ
とすることができ、待ち合わせ時間が例えばダイレクト
メモリアクセス制ｊａｉ！装置に接続される入出力デバ
イスのデータホールド時間を超えることなどによって生
じるシステムバグを防止することができるものである。
をその背景となった利用分野であるマイクロコンピュー
タシステムのメモリ管理装ｆ＆に通用した場合について
説明したが、それに限定されるものではなく、例えば、
その他のディジタルシステムに用いられるメモリ管理装
置などにも適用できる。本発明は、少なくともバスマス
タとなりうる他のデバイスとともにシステムバスにｆｆ
１ｂＮされるメモリ管理装置又はこのようなメモリ管理
装置を含む装置には通用できるゆ 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、バスマスタとなりうる他のデバ・イスと
ともに８Ａ哩アドレス空間又は物理アドレス空間に接続
されるメモリ管理装置に、上記デバ・イスのバス要求信
号を検出して実行中のアドレス変換処理を中断し、処理
装置にバスを解放させる機能又は上記デバイスのバス要
求信号を検出しメモリ管理装置０冴が実行中のアドレス
変換処理を中断してバスを解放するとともに、上記デバ
イスのバス要求を受理するバス制御機能を持たせること
で、上記デバイスを長時開時たせることなくバスマスタ
とすることができ、待ち合わせ時間が例えばダイレクト
メモリアクセス制ｊａｉ！装置に接続される入出力デバ
イスのデータホールド時間を超えることなどによって生
じるシステムバグを防止することができるものである。
第１図は、この発明が適用されたメモリ管理装置を含む
マイクロコンピュータシステムの一実施例を示す接続図
、 第２図は、この発明が通用されたメモリ管理装置を含む
マイクロコンピュータシステムのもう一つの実施例を示
す接続図、 第３国は、第１図及び第２図のメモリ管理装置における
アドレス変換処理の一実施例を示すフロー図、 第４図は、従来のマイクロコンピュータシステムの一例
を示す接続図である。 Ｍ Ｍ Ｕ・・・メモリ管理装置、Ｍ Ｐ Ｕ・・・マ
イクロプロセッサ、ＭＭ・・・主記憶装置、ＤＭＡＣ・
・・ダイレクトメモリアクセス制御装置、ＣＨＩ、ＣＨ
２−・・チ、ヒンネル、１０１，１０２・・・入出力デ
バイス。 ＶＡ・・・論理アドレス、ＰＡ・・・物理アドレス、Ｔ
ＬＢ・・・アドレス変換バッファ、ＰＴＥ、ＰＴＥｌ、
ＰＴＥ２・・・ページ変換テーブル。 第１図 第２図 第 ３ 岱η 第４図
マイクロコンピュータシステムの一実施例を示す接続図
、 第２図は、この発明が通用されたメモリ管理装置を含む
マイクロコンピュータシステムのもう一つの実施例を示
す接続図、 第３国は、第１図及び第２図のメモリ管理装置における
アドレス変換処理の一実施例を示すフロー図、 第４図は、従来のマイクロコンピュータシステムの一例
を示す接続図である。 Ｍ Ｍ Ｕ・・・メモリ管理装置、Ｍ Ｐ Ｕ・・・マ
イクロプロセッサ、ＭＭ・・・主記憶装置、ＤＭＡＣ・
・・ダイレクトメモリアクセス制御装置、ＣＨＩ、ＣＨ
２−・・チ、ヒンネル、１０１，１０２・・・入出力デ
バイス。 ＶＡ・・・論理アドレス、ＰＡ・・・物理アドレス、Ｔ
ＬＢ・・・アドレス変換バッファ、ＰＴＥ、ＰＴＥｌ、
ＰＴＥ２・・・ページ変換テーブル。 第１図 第２図 第 ３ 岱η 第４図
Claims (1)
- 【特許請求の範囲】 １、バスマスタとなりうる他のデバイスとともに論理ア
ドレス空間に接続され、上記デバイスのバス要求信号を
検出して実行中のアドレス変換処理を中断するとともに
、バス制御機能を有する処理装置にバスを解放させ上記
デバイスのバス要求を受理させる機能を有することを特
徴とするメモリ管理装置。 ２、バス制御機能を有し、バスマスタとなりうる他のデ
バイスとともに物理アドレス空間に接続され、上記デバ
イスのバス要求信号を検出して実行中のアドレス変換処
理を中断するとともに、バスを解放し上記デバイスのバ
ス要求を受理する機能を有することを特徴とするメモリ
管理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308446A JPS63163648A (ja) | 1986-12-26 | 1986-12-26 | メモリ管理装置 |
| KR870014376A KR880008154A (ko) | 1986-12-26 | 1987-12-17 | 마이크로 컴퓨터 시스템 및 그 메모리 관리장치 |
| EP19870119154 EP0273396A3 (en) | 1986-12-26 | 1987-12-23 | Memory management device |
| US07/525,550 US5109491A (en) | 1986-12-26 | 1990-05-18 | Memory management device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61308446A JPS63163648A (ja) | 1986-12-26 | 1986-12-26 | メモリ管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163648A true JPS63163648A (ja) | 1988-07-07 |
Family
ID=17981123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61308446A Pending JPS63163648A (ja) | 1986-12-26 | 1986-12-26 | メモリ管理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5109491A (ja) |
| EP (1) | EP0273396A3 (ja) |
| JP (1) | JPS63163648A (ja) |
| KR (1) | KR880008154A (ja) |
Cited By (2)
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| JP2007287143A (ja) * | 2006-04-13 | 2007-11-01 | Internatl Business Mach Corp <Ibm> | Ｉ／ｏアドレス変換キャッシュ・ミスのソフトウェア・ミス処理用ハードウェア支援エクセプション |
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| JP2774862B2 (ja) * | 1990-07-16 | 1998-07-09 | 株式会社日立製作所 | Ｄｍａ制御装置および情報処理装置 |
| JPH04309128A (ja) * | 1991-04-08 | 1992-10-30 | Toshiba Corp | プログラマブルコントローラ |
| EP0665501A1 (en) * | 1994-01-28 | 1995-08-02 | Compaq Computer Corporation | Bus master arbitration circuitry with retry mechanism |
| US5659798A (en) * | 1996-02-02 | 1997-08-19 | Blumrich; Matthias Augustin | Method and system for initiating and loading DMA controller registers by using user-level programs |
| US5860025A (en) * | 1996-07-09 | 1999-01-12 | Roberts; David G. | Precharging an output peripheral for a direct memory access operation |
| US9495303B2 (en) * | 2015-02-03 | 2016-11-15 | Intel Corporation | Fine grained address remapping for virtualization |
Family Cites Families (13)
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| JPS5248440A (en) * | 1975-10-15 | 1977-04-18 | Toshiba Corp | Memory access control system |
| JPS5362945A (en) * | 1976-11-17 | 1978-06-05 | Toshiba Corp | Disc address system |
| US4558412A (en) * | 1978-12-26 | 1985-12-10 | Honeywell Information Systems Inc. | Direct memory access revolving priority apparatus |
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| US4245307A (en) * | 1979-09-14 | 1981-01-13 | Formation, Inc. | Controller for data processing system |
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| US4535330A (en) * | 1982-04-29 | 1985-08-13 | Honeywell Information Systems Inc. | Bus arbitration logic |
| US4550368A (en) * | 1982-07-02 | 1985-10-29 | Sun Microsystems, Inc. | High-speed memory and memory management system |
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| JPS60178568A (ja) * | 1984-02-24 | 1985-09-12 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
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-
1986
- 1986-12-26 JP JP61308446A patent/JPS63163648A/ja active Pending
-
1987
- 1987-12-17 KR KR870014376A patent/KR880008154A/ko not_active Application Discontinuation
- 1987-12-23 EP EP19870119154 patent/EP0273396A3/en not_active Withdrawn
-
1990
- 1990-05-18 US US07/525,550 patent/US5109491A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012065A (ja) * | 2005-07-01 | 2007-01-18 | Samsung Electronics Co Ltd | バスシステム及びバス仲裁方法 |
| JP2007287143A (ja) * | 2006-04-13 | 2007-11-01 | Internatl Business Mach Corp <Ibm> | Ｉ／ｏアドレス変換キャッシュ・ミスのソフトウェア・ミス処理用ハードウェア支援エクセプション |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0273396A3 (en) | 1991-11-06 |
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| EP0273396A2 (en) | 1988-07-06 |
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