JPH0877099A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH0877099A JPH0877099A JP23244494A JP23244494A JPH0877099A JP H0877099 A JPH0877099 A JP H0877099A JP 23244494 A JP23244494 A JP 23244494A JP 23244494 A JP23244494 A JP 23244494A JP H0877099 A JPH0877099 A JP H0877099A
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Abstract
(57)【要約】
【目的】 ＣＰＵの負荷を軽くしたＤＭＡコントローラ
を提供する。 【構成】 転送に使用するパラメータが記憶されたメイ
ンメモリ３３のアドレス情報を記憶するアドレスレジス
タ４４と、現在の転送に使用するパラメータを記憶する
第１のパラメータレジスタ４２と、次回の転送に使用す
るパラメータを記憶する第２のパラメータレジスタ４８
と、アドレスレジスタ４４のアドレス情報に基づいてメ
インメモリ３３からパラメータを読み出し、第２のパラ
メータレジスタ４８に登録するＤＭＡアドレス読み込み
制御部４５と、第２のパラメータレジスタ４８から第１
のパラメータレジスタ４２に移動されたパラメータに基
づいてＤＭＡ転送を制御するＤＭＡ転送制御部４７とを
具備した。
を提供する。 【構成】 転送に使用するパラメータが記憶されたメイ
ンメモリ３３のアドレス情報を記憶するアドレスレジス
タ４４と、現在の転送に使用するパラメータを記憶する
第１のパラメータレジスタ４２と、次回の転送に使用す
るパラメータを記憶する第２のパラメータレジスタ４８
と、アドレスレジスタ４４のアドレス情報に基づいてメ
インメモリ３３からパラメータを読み出し、第２のパラ
メータレジスタ４８に登録するＤＭＡアドレス読み込み
制御部４５と、第２のパラメータレジスタ４８から第１
のパラメータレジスタ４２に移動されたパラメータに基
づいてＤＭＡ転送を制御するＤＭＡ転送制御部４７とを
具備した。
Description
【０００１】
【産業上の利用分野】本発明は、周辺機器相互間、主記
憶装置相互間、または主記憶装置と周辺装置との間で、
ＣＰＵを介さずにデータ転送を直接的に行うＤＭＡコン
トローラに係り、特に、ＣＰＵの負担を軽減したＤＭＡ
コントローラに関する。
憶装置相互間、または主記憶装置と周辺装置との間で、
ＣＰＵを介さずにデータ転送を直接的に行うＤＭＡコン
トローラに係り、特に、ＣＰＵの負担を軽減したＤＭＡ
コントローラに関する。
【０００２】
【従来の技術】図１０は、従来のＤＭＡコントローラ３
の主要部の構成を示したブロック図であり、これまで
は、ＤＭＡ転送に関するパラメータを保持するパラメー
タレジスタ１２が１組しか設けられておらず、ＣＰＵ１
は転送パラメータをパラメータレジスタ１２に登録し、
制御部６は、パラメータレジスタ１２に登録された転送
パラメータに基づいてＤＭＡ転送を実行していた。
の主要部の構成を示したブロック図であり、これまで
は、ＤＭＡ転送に関するパラメータを保持するパラメー
タレジスタ１２が１組しか設けられておらず、ＣＰＵ１
は転送パラメータをパラメータレジスタ１２に登録し、
制御部６は、パラメータレジスタ１２に登録された転送
パラメータに基づいてＤＭＡ転送を実行していた。
【０００３】図１１は、パラメータレジスタ１２の構成
を模式的に示した図である。パラメータレジスタ１２
は、転送開始アドレスを保持するアドレスレジスタ２
０、転送語数を保持するレングスレジスタ２１、および
コマンドレジスタ２２から構成されている。コマンドレ
ジスタ２２には、現在の転送後に次の転送があるか否か
を示す情報が保持される。
を模式的に示した図である。パラメータレジスタ１２
は、転送開始アドレスを保持するアドレスレジスタ２
０、転送語数を保持するレングスレジスタ２１、および
コマンドレジスタ２２から構成されている。コマンドレ
ジスタ２２には、現在の転送後に次の転送があるか否か
を示す情報が保持される。
【０００４】このような構成のＤＭＡコントローラ３で
は、ＤＭＡデータの転送範囲を保持するパラメータレジ
スタが１組であったため、メモリアドレスの連続しない
複数のＤＭＡ転送がある場合、ＣＰＵ１はＤＭＡ転送に
関するパラメータを各ＤＭＡ転送ごとにパラメータレジ
スタ１２に設定し、その後にＤＭＡ転送を起動しなけれ
ばならないので、ＣＰＵの負担が重くなるという問題が
あった。
は、ＤＭＡデータの転送範囲を保持するパラメータレジ
スタが１組であったため、メモリアドレスの連続しない
複数のＤＭＡ転送がある場合、ＣＰＵ１はＤＭＡ転送に
関するパラメータを各ＤＭＡ転送ごとにパラメータレジ
スタ１２に設定し、その後にＤＭＡ転送を起動しなけれ
ばならないので、ＣＰＵの負担が重くなるという問題が
あった。
【０００５】このような問題点を解決するために、例え
ば特開平４−２６４６５２号公報では、図１２に示した
ように２組のパラメータレジスタ４、５を設ける方式が
提案されている。このような方式では、ＣＰＵ１によっ
て第２のパラメータレジスタ４にパラメータが設定され
てデータ転送の開始が指示されると、第２のパラメータ
レジスタ４の内容が第１のパラメータレジスタ５に移動
される。制御部６は、第１のパラメータレジスタ５に移
動された転送パラメータに基づいてＩ／Ｏ装置７との間
でデータ転送を開始する。
ば特開平４−２６４６５２号公報では、図１２に示した
ように２組のパラメータレジスタ４、５を設ける方式が
提案されている。このような方式では、ＣＰＵ１によっ
て第２のパラメータレジスタ４にパラメータが設定され
てデータ転送の開始が指示されると、第２のパラメータ
レジスタ４の内容が第１のパラメータレジスタ５に移動
される。制御部６は、第１のパラメータレジスタ５に移
動された転送パラメータに基づいてＩ／Ｏ装置７との間
でデータ転送を開始する。
【０００６】現在の転送の後に次の転送がある場合は、
第２のパラメータが空であることを示すステータスをセ
ットするとともに、ＣＰＵ１に対して割り込みを発生す
る。割り込みによって、ＣＰＵ１は次の転送パラメータ
を第２のパラメータレジスタにセットする。上記のよう
にパラメータレジスタを２段階構成とし、パラメータの
セットを通知するステータスを有することにより、不連
続なメモリアドレス（物理アドレス）に対して連続した
ＤＭＡ転送が可能になる。
第２のパラメータが空であることを示すステータスをセ
ットするとともに、ＣＰＵ１に対して割り込みを発生す
る。割り込みによって、ＣＰＵ１は次の転送パラメータ
を第２のパラメータレジスタにセットする。上記のよう
にパラメータレジスタを２段階構成とし、パラメータの
セットを通知するステータスを有することにより、不連
続なメモリアドレス（物理アドレス）に対して連続した
ＤＭＡ転送が可能になる。
【０００７】
【発明が解決しようとする課題】上記した従来技術で
は、これまでと同様に１つの連続する領域のＤＭＡ転送
が終了するたびにＣＰＵへ割り込みをかけ、ＣＰＵが第
２のパラメータレジスタにパラメータを設定しなければ
ならないので、ＣＰＵの負荷は依然として重いままであ
るという問題があった。
は、これまでと同様に１つの連続する領域のＤＭＡ転送
が終了するたびにＣＰＵへ割り込みをかけ、ＣＰＵが第
２のパラメータレジスタにパラメータを設定しなければ
ならないので、ＣＰＵの負荷は依然として重いままであ
るという問題があった。
【０００８】本発明の目的は、上記した従来技術の問題
点を解決し、ＣＰＵの負荷を軽くしたＤＭＡコントロー
ラを提供することにある。
点を解決し、ＣＰＵの負荷を軽くしたＤＭＡコントロー
ラを提供することにある。
【０００９】
【課題を解決するための手段】上記した目的を達成する
ために、本発明では、ＤＭＡ転送に使用するパラメータ
が記憶された主記憶装置のアドレス情報を記憶するアド
レスレジスタと、現在の転送に使用するパラメータを記
憶する第１のパラメータレジスタと、次回の転送に使用
するパラメータを記憶する第２のパラメータレジスタ
と、アドレスレジスタのアドレス情報に基づいて主記憶
装置からパラメータを読み出し、第２のパラメータレジ
スタに登録するパラメータ登録手段と、第２のパラメー
タレジスタに記憶されているパラメータを第１のパラメ
ータレジスタに移動するパラメータ移動手段と、前記第
１のパラメータレジスタに移動されたパラメータに基づ
いてＤＭＡ転送を制御する制御手段とを設けた点に特徴
がある。
ために、本発明では、ＤＭＡ転送に使用するパラメータ
が記憶された主記憶装置のアドレス情報を記憶するアド
レスレジスタと、現在の転送に使用するパラメータを記
憶する第１のパラメータレジスタと、次回の転送に使用
するパラメータを記憶する第２のパラメータレジスタ
と、アドレスレジスタのアドレス情報に基づいて主記憶
装置からパラメータを読み出し、第２のパラメータレジ
スタに登録するパラメータ登録手段と、第２のパラメー
タレジスタに記憶されているパラメータを第１のパラメ
ータレジスタに移動するパラメータ移動手段と、前記第
１のパラメータレジスタに移動されたパラメータに基づ
いてＤＭＡ転送を制御する制御手段とを設けた点に特徴
がある。
【００１０】
【作用】上記した構成によれば、ＤＭＡ転送に使用する
パラメータの、主記憶装置上でのアドレス情報がアドレ
スレジスタに記憶されており、パラメータ登録手段は、
当該アドレスレジスタに記憶されているアドレス情報に
基づいてＤＭＡ転送のためのパラメータを主記憶装置か
ら読み出し、これを第２のパラメータレジスタに登録す
る。したがって、これまで主記憶装置に登録されている
パラメータを第２のパラメータレジスタに登録するため
に、ＤＭＡ転送ごとに行われていたＣＰＵへの割り込み
が不要となってＣＰＵの負担が軽減される。
パラメータの、主記憶装置上でのアドレス情報がアドレ
スレジスタに記憶されており、パラメータ登録手段は、
当該アドレスレジスタに記憶されているアドレス情報に
基づいてＤＭＡ転送のためのパラメータを主記憶装置か
ら読み出し、これを第２のパラメータレジスタに登録す
る。したがって、これまで主記憶装置に登録されている
パラメータを第２のパラメータレジスタに登録するため
に、ＤＭＡ転送ごとに行われていたＣＰＵへの割り込み
が不要となってＣＰＵの負担が軽減される。
【００１１】
【実施例】図１は、本発明の一実施例であるＤＭＡコン
トローラ３０の構成を示したブロック図である。Ｉ／Ｏ
装置３１には、ＤＭＡコントローラ３０によってデータ
の読み込み／書き込みが行われる。ＣＰＵ３２は、ＤＭ
Ａコントローラ３０の内部レジスタへの書き込み／読み
込み等を行う。メインメモリ３３には、Ｉ／Ｏ装置３１
へ出力するデータ、またはＩ／Ｏ装置３１から入力され
たデータが記憶される。また、メインメモリ３３には、
後に図７に関して説明するように、ＤＭＡ転送のパラメ
ータとなる転送アドレスおよび転送サイズ数（以下、こ
れらを総称してアドレスエントリと表現する場合もあ
る）を保持するアドレステーブル６０が記憶されてい
る。アドレス／データ線３４は、アドレス信号およびデ
ータ信号用の外部バスであり、制御線３５は制御信号用
の外部バスである。
トローラ３０の構成を示したブロック図である。Ｉ／Ｏ
装置３１には、ＤＭＡコントローラ３０によってデータ
の読み込み／書き込みが行われる。ＣＰＵ３２は、ＤＭ
Ａコントローラ３０の内部レジスタへの書き込み／読み
込み等を行う。メインメモリ３３には、Ｉ／Ｏ装置３１
へ出力するデータ、またはＩ／Ｏ装置３１から入力され
たデータが記憶される。また、メインメモリ３３には、
後に図７に関して説明するように、ＤＭＡ転送のパラメ
ータとなる転送アドレスおよび転送サイズ数（以下、こ
れらを総称してアドレスエントリと表現する場合もあ
る）を保持するアドレステーブル６０が記憶されてい
る。アドレス／データ線３４は、アドレス信号およびデ
ータ信号用の外部バスであり、制御線３５は制御信号用
の外部バスである。
【００１２】デコーダ部４０は、ＤＭＡコントローラ３
０の内部レジスタへのセレクト信号を生成する。アービ
タ部４１は、ＤＭＡコントローラ３０の内部バスの調停
を行う。テーブルアドレスレジスタ４４には、メインメ
モリ３３上での前記アドレステーブル６０の記憶アドレ
スが保持される。第１および第２のパラメータレジスタ
４２、４８には、ＤＭＡ転送に必要な転送アドレスおよ
び転送サイズ数等の転送パラメータが記憶される。
０の内部レジスタへのセレクト信号を生成する。アービ
タ部４１は、ＤＭＡコントローラ３０の内部バスの調停
を行う。テーブルアドレスレジスタ４４には、メインメ
モリ３３上での前記アドレステーブル６０の記憶アドレ
スが保持される。第１および第２のパラメータレジスタ
４２、４８には、ＤＭＡ転送に必要な転送アドレスおよ
び転送サイズ数等の転送パラメータが記憶される。
【００１３】ＤＭＡアドレス読み込み制御部４５は、テ
ーブルアドレスレジスタ４４に保持されているアドレス
情報に基づいて、ＤＭＡ転送のためのアドレスエントリ
（転送アドレスおよび転送サイズ数）をメインメモリ３
３上のアドレステーブル６０から読み出して第２のパラ
メータレジスタ４８に書き込むための制御を行う。ＤＭ
Ａ転送制御部４７は、第１のパラメータレジスタ４２に
書き込まれたアドレスエントリに基づいてＤＭＡ転送の
制御を行う。コントロールレジスタ４６には、ＤＭＡコ
ントローラ３０の内部の状態等が保持される。データバ
ッファ４３には、メインメモリ３３からＩ／Ｏ装置３１
へ出力されるデータまたは、Ｉ／Ｏ装置３１から入力さ
れたデータが保持される。
ーブルアドレスレジスタ４４に保持されているアドレス
情報に基づいて、ＤＭＡ転送のためのアドレスエントリ
（転送アドレスおよび転送サイズ数）をメインメモリ３
３上のアドレステーブル６０から読み出して第２のパラ
メータレジスタ４８に書き込むための制御を行う。ＤＭ
Ａ転送制御部４７は、第１のパラメータレジスタ４２に
書き込まれたアドレスエントリに基づいてＤＭＡ転送の
制御を行う。コントロールレジスタ４６には、ＤＭＡコ
ントローラ３０の内部の状態等が保持される。データバ
ッファ４３には、メインメモリ３３からＩ／Ｏ装置３１
へ出力されるデータまたは、Ｉ／Ｏ装置３１から入力さ
れたデータが保持される。
【００１４】図２は、前記コントロールレジスタ４６の
構成を模式的に示した図であり、メインメモリ３３上の
アドレステーブル６０（図７参照）のサイズを保持する
テーブルサイズフィールド（Ｔａｂｌｅ Ｓｉｚｅ）５
１、アドレステーブル６０から第２のパラメータレジス
タ４８へのアドレスエントリの転送が開始されたことを
示す情報を保持するスタートフィールド５２（ＳＴＡＲ
Ｔ）、メインメモリ３３およびＩ／Ｏ装置３１間でのＤ
ＭＡ転送の方向を示す情報を保持するリードフィールド
（ＲＤ）５３、前記アドレスエントリの転送時にエラー
が発生したことを示す情報を保持するアドレス転送エラ
ーフィールド（ＡＥＲＲ）５４、メインメモリ３３およ
びＩ／Ｏ装置３１間でのＤＭＡ転送中にエラーが発生し
たことを示す情報を保持するＤＭＡ転送エラーフィール
ド（ＴＥＲＲ）５５、ならびに全ての転送が終了したこ
とを示す情報を保持する転送終了フィールド（ＣＯＭ
Ｐ）５６によって構成されている。
構成を模式的に示した図であり、メインメモリ３３上の
アドレステーブル６０（図７参照）のサイズを保持する
テーブルサイズフィールド（Ｔａｂｌｅ Ｓｉｚｅ）５
１、アドレステーブル６０から第２のパラメータレジス
タ４８へのアドレスエントリの転送が開始されたことを
示す情報を保持するスタートフィールド５２（ＳＴＡＲ
Ｔ）、メインメモリ３３およびＩ／Ｏ装置３１間でのＤ
ＭＡ転送の方向を示す情報を保持するリードフィールド
（ＲＤ）５３、前記アドレスエントリの転送時にエラー
が発生したことを示す情報を保持するアドレス転送エラ
ーフィールド（ＡＥＲＲ）５４、メインメモリ３３およ
びＩ／Ｏ装置３１間でのＤＭＡ転送中にエラーが発生し
たことを示す情報を保持するＤＭＡ転送エラーフィール
ド（ＴＥＲＲ）５５、ならびに全ての転送が終了したこ
とを示す情報を保持する転送終了フィールド（ＣＯＭ
Ｐ）５６によって構成されている。
【００１５】図３は、第１のパラメータレジスタ４２の
構成を示したブロック図であり、トライステートバッフ
ァ８１、８２、コンパレータ８３、レジスタ８４、８
５、マルチプレクサ８６、８７、加算器８８および減算
器８９から構成されている。
構成を示したブロック図であり、トライステートバッフ
ァ８１、８２、コンパレータ８３、レジスタ８４、８
５、マルチプレクサ８６、８７、加算器８８および減算
器８９から構成されている。
【００１６】レジスタ８４には転送アドレスが保持され
る。転送アドレスは、入力信号ＡＤＲＩＮからマルチプ
レクサ８６を経由してレジスタ８４に読み込まれる。転
送アドレスは、１回分のＤＭＡデータが終了するごとに
加算器８８によってインクリメントされる。レジスタ８
５には転送サイズ数が保持される。転送サイズ数は、入
力信号ＳＩＺＩＮからマルチプレクサ８７を経由してレ
ジスタ８５に読み込まれる。転送サイズ数は、１回分の
ＤＭＡデータが終了するごとに減算器８９によってデク
リメントされる。
る。転送アドレスは、入力信号ＡＤＲＩＮからマルチプ
レクサ８６を経由してレジスタ８４に読み込まれる。転
送アドレスは、１回分のＤＭＡデータが終了するごとに
加算器８８によってインクリメントされる。レジスタ８
５には転送サイズ数が保持される。転送サイズ数は、入
力信号ＳＩＺＩＮからマルチプレクサ８７を経由してレ
ジスタ８５に読み込まれる。転送サイズ数は、１回分の
ＤＭＡデータが終了するごとに減算器８９によってデク
リメントされる。
【００１７】トライステートバッファ８１は、ＤＭＡ転
送制御部４７から出力されるＯＥ１信号が“１”の時、
転送アドレスを内部バスへ出力し、トライステートバッ
ファ８２は、ＤＭＡ転送制御部４７から出力されるＯＥ
２信号が“１”の時、転送サイズ数を内部バスへ出力す
る。ＯＥ１信号およびＯＥ２信号は同時には“１”にな
らない。コンパレータ８３は、転送サイズ数が“０”の
ときにＥＮＤ信号として“１”を出力する。
送制御部４７から出力されるＯＥ１信号が“１”の時、
転送アドレスを内部バスへ出力し、トライステートバッ
ファ８２は、ＤＭＡ転送制御部４７から出力されるＯＥ
２信号が“１”の時、転送サイズ数を内部バスへ出力す
る。ＯＥ１信号およびＯＥ２信号は同時には“１”にな
らない。コンパレータ８３は、転送サイズ数が“０”の
ときにＥＮＤ信号として“１”を出力する。
【００１８】図４は、第２のパラメータレジスタ４８の
構成を示したブロック図であり、２つのレジスタ９０、
９１から構成されている。レジスタ９０には転送アドレ
スが保持され、レジスタ９１には転送サイズ数が保持さ
れる。
構成を示したブロック図であり、２つのレジスタ９０、
９１から構成されている。レジスタ９０には転送アドレ
スが保持され、レジスタ９１には転送サイズ数が保持さ
れる。
【００１９】図５は、テーブルアドレスレジスタ４４の
構成を示したブロック図であり、トライステトバッファ
９２、レジスタ９３、マルチプレクサ９４、および加算
器９５によって構成されている。レジスタ９３には、次
のＤＭＡ転送で使用するアドレスエントリの、メインメ
モリ３３上での記憶アドレスが保持される。この転送ア
ドレスは、１回のＤＭＡデータ転送が終了するごとに加
算器９５によってインクリメントされる。
構成を示したブロック図であり、トライステトバッファ
９２、レジスタ９３、マルチプレクサ９４、および加算
器９５によって構成されている。レジスタ９３には、次
のＤＭＡ転送で使用するアドレスエントリの、メインメ
モリ３３上での記憶アドレスが保持される。この転送ア
ドレスは、１回のＤＭＡデータ転送が終了するごとに加
算器９５によってインクリメントされる。
【００２０】図６は、メインメモリ３３に記憶されてい
るデータの一例を示した図であり、黒の領域のみがＩ／
Ｏ装置３１にＤＭＡ転送される。図７は、図６の転送デ
ータに関するアドレスエントリを保持したアドレステー
ブル６０の構成を模式的に示しており、不連続な領域の
転送アドレスおよび転送サイズ数を記憶した複数のアド
レスエントリ６１〜６６によって構成されている。アド
レスエントリ６１のアドレスが当該アドレステーブル６
０の先頭アドレスになる。
るデータの一例を示した図であり、黒の領域のみがＩ／
Ｏ装置３１にＤＭＡ転送される。図７は、図６の転送デ
ータに関するアドレスエントリを保持したアドレステー
ブル６０の構成を模式的に示しており、不連続な領域の
転送アドレスおよび転送サイズ数を記憶した複数のアド
レスエントリ６１〜６６によって構成されている。アド
レスエントリ６１のアドレスが当該アドレステーブル６
０の先頭アドレスになる。
【００２１】図８は、ＤＭＡコントローラ３０がメイン
メモリ３３とＩ／Ｏ装置３１との間でＤＭＡ転送する際
のＤＭＡアドレス読み込み制御部４５の動作を示したフ
ローチャート、図９はＤＭＡ転送制御部４７の動作を示
したフローチャートである。以下、図６ないし図９を用
いて、ＤＭＡコントローラ３０がメインメモリ３３上の
不連続なアドレス範囲のデータをＩ／Ｏ装置３１に書き
込む時の動作を説明する。
メモリ３３とＩ／Ｏ装置３１との間でＤＭＡ転送する際
のＤＭＡアドレス読み込み制御部４５の動作を示したフ
ローチャート、図９はＤＭＡ転送制御部４７の動作を示
したフローチャートである。以下、図６ないし図９を用
いて、ＤＭＡコントローラ３０がメインメモリ３３上の
不連続なアドレス範囲のデータをＩ／Ｏ装置３１に書き
込む時の動作を説明する。
【００２２】まず最初に、ＣＰＵ３２はメインメモリ３
３上のアドレステーブル６０の先頭アドレス（例えば
“２０３００”）をテーブルアドレスレジスタ４４に書
き込むと共に、コントロールレジスタ４６のテーブルサ
イズフィールド５１には、アドレステーブル６０のサイ
ズとして“６”、スタートフィールド５２には、転送開
始を示す“１”、リードフィールド５３には、転送方向
がメインメモリ３３からＩ／Ｏ装置３１であることを示
す“１”を書き込む。
３上のアドレステーブル６０の先頭アドレス（例えば
“２０３００”）をテーブルアドレスレジスタ４４に書
き込むと共に、コントロールレジスタ４６のテーブルサ
イズフィールド５１には、アドレステーブル６０のサイ
ズとして“６”、スタートフィールド５２には、転送開
始を示す“１”、リードフィールド５３には、転送方向
がメインメモリ３３からＩ／Ｏ装置３１であることを示
す“１”を書き込む。
【００２３】ＣＰＵ３２によってコントロールレジスタ
４６のスタートフィールド５２に“１”が書き込まれる
と、ＤＭＡアドレス読み込み制御部４５が起動される
（ステップＡ１）。ＤＭＡアドレス読み込み制御部４５
は、内部バス要求信号ＢＲ０をアサートする（ステップ
Ａ２）。アービタ部４１は、ＤＭＡアドレス読み込み制
御部４５とＤＭＡ転送制御部４７との間での内部バスの
使用に関して調停を行う。このとき、ＤＭＡ転送制御部
４７は内部バスを要求していないので、アービタ部４１
はＤＭＡアドレス読み込み制御部４５に対する内部バス
許可信号ＢＧ０をアサートする（ステップＡ３）。内部
バス許可信号ＢＧ０を受け取ったＤＭＡアドレス読み込
み制御部４５は、内部バス要求信号ＢＲ０をネゲートす
ると共に、外部バスの制御線３５に対してバス要求を行
い（ステップＡ４）、外部バスの使用権を獲得する（ス
テップＡ５）。
４６のスタートフィールド５２に“１”が書き込まれる
と、ＤＭＡアドレス読み込み制御部４５が起動される
（ステップＡ１）。ＤＭＡアドレス読み込み制御部４５
は、内部バス要求信号ＢＲ０をアサートする（ステップ
Ａ２）。アービタ部４１は、ＤＭＡアドレス読み込み制
御部４５とＤＭＡ転送制御部４７との間での内部バスの
使用に関して調停を行う。このとき、ＤＭＡ転送制御部
４７は内部バスを要求していないので、アービタ部４１
はＤＭＡアドレス読み込み制御部４５に対する内部バス
許可信号ＢＧ０をアサートする（ステップＡ３）。内部
バス許可信号ＢＧ０を受け取ったＤＭＡアドレス読み込
み制御部４５は、内部バス要求信号ＢＲ０をネゲートす
ると共に、外部バスの制御線３５に対してバス要求を行
い（ステップＡ４）、外部バスの使用権を獲得する（ス
テップＡ５）。
【００２４】外部バスの使用権を獲得したＤＭＡアドレ
ス読み込み制御部４５は、テーブルアドレスレジスタ４
４のデータをアドレスデータとしてアドレス／データ線
３４に出力する（ステップＡ６）。これにより、メイン
メモリ３３のアドレステーブル６０の最初のデータであ
るアドレスエントリ６１のデータが第２のパラメータレ
ジスタ４８に読み込まれる（ステップＡ１０）。アドレ
スエントリ６１の読み込み中にエラーが発生すると（ス
テップＡ７）、コントロールレジスタ４６に対してＡＥ
ＲＲがアサートされる（ステップＡ８）。コントロール
レジスタ４６は、ＣＰＵ３２に対して割り込み信号ＩＮ
ＴＲＱをアサートし、エラーが発生したことをＣＰＵ３
２に通知する（ステップＡ９）。
ス読み込み制御部４５は、テーブルアドレスレジスタ４
４のデータをアドレスデータとしてアドレス／データ線
３４に出力する（ステップＡ６）。これにより、メイン
メモリ３３のアドレステーブル６０の最初のデータであ
るアドレスエントリ６１のデータが第２のパラメータレ
ジスタ４８に読み込まれる（ステップＡ１０）。アドレ
スエントリ６１の読み込み中にエラーが発生すると（ス
テップＡ７）、コントロールレジスタ４６に対してＡＥ
ＲＲがアサートされる（ステップＡ８）。コントロール
レジスタ４６は、ＣＰＵ３２に対して割り込み信号ＩＮ
ＴＲＱをアサートし、エラーが発生したことをＣＰＵ３
２に通知する（ステップＡ９）。
【００２５】一方、エラーが発生することなくアドレス
エントリ６１のデータの第２のパラメータレジスタ４８
への読み込みが終了すると、第２のパラメータレジスタ
４８はデータが有効であることを示すＶ信号を“１”に
する。それと同時に、ＤＭＡアドレス読み込み制御部４
５は、ＮＥＸＴ信号を“１”にする。ＮＥＸＴ信号が
“１”になると、コントロールレジスタ４６ではテーブ
ルサイズフィールド５１の値が１だけ減ぜられる。
エントリ６１のデータの第２のパラメータレジスタ４８
への読み込みが終了すると、第２のパラメータレジスタ
４８はデータが有効であることを示すＶ信号を“１”に
する。それと同時に、ＤＭＡアドレス読み込み制御部４
５は、ＮＥＸＴ信号を“１”にする。ＮＥＸＴ信号が
“１”になると、コントロールレジスタ４６ではテーブ
ルサイズフィールド５１の値が１だけ減ぜられる。
【００２６】ＤＭＡアドレス読み込み制御部４５は、第
２のパラメータレジスタ４８から出力されるＶ信号が
“０”になるまで次のアドレスエントリ６２の読み込み
を停止する。Ｖ信号が“０”になると、ＤＭＡアドレス
制御部４５は次のアドレスエントリ６２のデータを第２
のパラメータレジスタ４８に書き込む。ＤＭＡアドレス
読み込み制御部４５は、コントロールレジスタ４６のテ
ーブルサイズフィールド５１が“０”になるまで、アド
レステーブル６０のアドレスエントリを第２のパラメー
タレジスタ４８に書き込み続ける（ステップＡ１１、１
２）。
２のパラメータレジスタ４８から出力されるＶ信号が
“０”になるまで次のアドレスエントリ６２の読み込み
を停止する。Ｖ信号が“０”になると、ＤＭＡアドレス
制御部４５は次のアドレスエントリ６２のデータを第２
のパラメータレジスタ４８に書き込む。ＤＭＡアドレス
読み込み制御部４５は、コントロールレジスタ４６のテ
ーブルサイズフィールド５１が“０”になるまで、アド
レステーブル６０のアドレスエントリを第２のパラメー
タレジスタ４８に書き込み続ける（ステップＡ１１、１
２）。
【００２７】このときＤＭＡ転送制御部４７は、図９の
フローチャートに示したように、第２のパラメータレジ
スタ４８から出力されるＶ信号が“１”になる（ステッ
プＢ１）と、第２のパラメータレジスタ４８のデータ
（アドレスエントリ）を第１のパラメータレジスタ４２
にコピーしてＣＬＲ信号を“１”にする（ステップＢ
２）。第２のパラメータレジスタ４８は、ＤＭＡ転送制
御部４７から出力されるＣＬＲ信号が“１”になると、
Ｖ信号を“０”にする。
フローチャートに示したように、第２のパラメータレジ
スタ４８から出力されるＶ信号が“１”になる（ステッ
プＢ１）と、第２のパラメータレジスタ４８のデータ
（アドレスエントリ）を第１のパラメータレジスタ４２
にコピーしてＣＬＲ信号を“１”にする（ステップＢ
２）。第２のパラメータレジスタ４８は、ＤＭＡ転送制
御部４７から出力されるＣＬＲ信号が“１”になると、
Ｖ信号を“０”にする。
【００２８】ＤＭＡ転送制御部４７は、第２のパラメー
タレジスタ４８から第１のパラメータレジスタ４２へ書
き込まれたアドレスエントリに基づいて、メインメモリ
３３からＩ／Ｏ装置３１へのＤＭＡ転送を開始する。Ｄ
ＭＡ転送制御部４７は、内部バス要求信号ＢＲ１をアサ
ートする（ステップＢ３）。アービタ部４１は、ＤＭＡ
アドレス読み込み制御部４５とＤＭＡ転送制御部４７と
の間での内部バスの使用を調停する。アービタ部４１は
調停後、内部バス許可信号ＢＧ１をアサートする（ステ
ップＢ４）。内部バス許可信号ＢＧ１を受け取ったＤＭ
Ａ転送制御部４７は、内部バス要求信号ＢＲ１をネゲー
トする（ステップＢ５）。
タレジスタ４８から第１のパラメータレジスタ４２へ書
き込まれたアドレスエントリに基づいて、メインメモリ
３３からＩ／Ｏ装置３１へのＤＭＡ転送を開始する。Ｄ
ＭＡ転送制御部４７は、内部バス要求信号ＢＲ１をアサ
ートする（ステップＢ３）。アービタ部４１は、ＤＭＡ
アドレス読み込み制御部４５とＤＭＡ転送制御部４７と
の間での内部バスの使用を調停する。アービタ部４１は
調停後、内部バス許可信号ＢＧ１をアサートする（ステ
ップＢ４）。内部バス許可信号ＢＧ１を受け取ったＤＭ
Ａ転送制御部４７は、内部バス要求信号ＢＲ１をネゲー
トする（ステップＢ５）。
【００２９】ＤＭＡ転送制御部４７は、外部バスの制御
線３５に対してバス要求を行い（ステップＢ６）、外部
バスの使用権を獲得する（ステップＢ６）。外部バスの
使用権を獲得したＤＭＡ転送制御部４７は、第１のパラ
メータレジスタ４２のレジスタ８４（アドレスフィール
ド）のデータをアドレスとしてアドレス／データ線３４
に出力し（ステップＢ７）、メインメモリ３３のデータ
をデータバッファ４３に読み込む（ステップＢ１１）。
このデータ読み込み中にエラーが発生したら（ステップ
Ｂ８）、コントロールレジスタ４６のＴＥＲＲをアサー
トする（ステップＢ９）。コントロールレジスタ４６は
ＣＰＵ３２に対して割り込み信号ＩＮＴＲＱをアサート
し、エラーが発生したことをＣＰＵ３２に通知する（ス
テップＢ１０）。
線３５に対してバス要求を行い（ステップＢ６）、外部
バスの使用権を獲得する（ステップＢ６）。外部バスの
使用権を獲得したＤＭＡ転送制御部４７は、第１のパラ
メータレジスタ４２のレジスタ８４（アドレスフィール
ド）のデータをアドレスとしてアドレス／データ線３４
に出力し（ステップＢ７）、メインメモリ３３のデータ
をデータバッファ４３に読み込む（ステップＢ１１）。
このデータ読み込み中にエラーが発生したら（ステップ
Ｂ８）、コントロールレジスタ４６のＴＥＲＲをアサー
トする（ステップＢ９）。コントロールレジスタ４６は
ＣＰＵ３２に対して割り込み信号ＩＮＴＲＱをアサート
し、エラーが発生したことをＣＰＵ３２に通知する（ス
テップＢ１０）。
【００３０】エラーが発生することなくデータバッファ
４３に読み込まれたデータはＩ／Ｏ装置３１に送られ
る。ＤＭＡ転送制御部４７は、第１のパラメータレジス
タ４２のレジスタ８４（アドレスフィールド）をインク
リメントし、レジスタ８５（サイズフィールド）をデク
リメントする。第１のパラメータレジスタ４２は、レジ
スタ８５が“０”になると、ＥＮＤ信号を“１”にして
転送が終了したことをＤＭＡ転送制御部４７に通知す
る。ＤＭＡ転送制御部４７は、ＥＮＤ信号が“１”にな
るか、あるいはエラーが発生するまでＤＭＡ転送を続け
る。
４３に読み込まれたデータはＩ／Ｏ装置３１に送られ
る。ＤＭＡ転送制御部４７は、第１のパラメータレジス
タ４２のレジスタ８４（アドレスフィールド）をインク
リメントし、レジスタ８５（サイズフィールド）をデク
リメントする。第１のパラメータレジスタ４２は、レジ
スタ８５が“０”になると、ＥＮＤ信号を“１”にして
転送が終了したことをＤＭＡ転送制御部４７に通知す
る。ＤＭＡ転送制御部４７は、ＥＮＤ信号が“１”にな
るか、あるいはエラーが発生するまでＤＭＡ転送を続け
る。
【００３１】ＤＭＡ転送が正常に終了すると、ＤＭＡ転
送制御部４７は次の転送を行う必要があるか否かを第２
のパラメータレジスタ４８から出力されるＶ信号に基づ
いて判断し、“１”の時は上記した方法でＤＭＡ転送を
行い、“０”の時はＶ信号が“１”になるまで待機する
（ステップＢ１２）。
送制御部４７は次の転送を行う必要があるか否かを第２
のパラメータレジスタ４８から出力されるＶ信号に基づ
いて判断し、“１”の時は上記した方法でＤＭＡ転送を
行い、“０”の時はＶ信号が“１”になるまで待機する
（ステップＢ１２）。
【００３２】全てのデータ転送がエラーなしに終了する
と、コントロールレジスタ４６のテーブルサイズフィー
ルド５１が“０”、第２のパラメータレジスタ４８から
のＶ信号が“０”、第１のパラメータレジスタ４２から
のＥＮＤ信号が“１”になるので、これによりコントロ
ールレジスタ４６は転送終了フィールド（ＣＯＭＰ）５
６を“１”にすると共に、ＩＮＴＲＱをアサートしてＣ
ＰＵ３２にデータの転送が終了したことを通知する。
と、コントロールレジスタ４６のテーブルサイズフィー
ルド５１が“０”、第２のパラメータレジスタ４８から
のＶ信号が“０”、第１のパラメータレジスタ４２から
のＥＮＤ信号が“１”になるので、これによりコントロ
ールレジスタ４６は転送終了フィールド（ＣＯＭＰ）５
６を“１”にすると共に、ＩＮＴＲＱをアサートしてＣ
ＰＵ３２にデータの転送が終了したことを通知する。
【００３３】本実施例によれば、ＤＭＡ転送のアドレス
エントリ（転送アドレスおよび転送サイズ数：転送パラ
メータ）を保持するためにメインメモリ３３上に設けら
れているアドレステーブル６０の記憶アドレスが、テー
ブルアドレスレジスタ４４に記憶されており、ＤＭＡア
ドレス読み込み制御部４５が、当該テーブルアドレスレ
ジスタ４４に記憶されているアドレス情報に基づいて、
ＤＭＡ転送のためのアドレスエントリをメインメモリ３
３上のアドレステーブル６０から読み出して第２のパラ
メータレジスタ４８に書き込むので、これまでＤＭＡ転
送ごとに行われていたＣＰＵ３２への割り込みが不要と
なってＣＰＵの負担が軽減される。
エントリ（転送アドレスおよび転送サイズ数：転送パラ
メータ）を保持するためにメインメモリ３３上に設けら
れているアドレステーブル６０の記憶アドレスが、テー
ブルアドレスレジスタ４４に記憶されており、ＤＭＡア
ドレス読み込み制御部４５が、当該テーブルアドレスレ
ジスタ４４に記憶されているアドレス情報に基づいて、
ＤＭＡ転送のためのアドレスエントリをメインメモリ３
３上のアドレステーブル６０から読み出して第２のパラ
メータレジスタ４８に書き込むので、これまでＤＭＡ転
送ごとに行われていたＣＰＵ３２への割り込みが不要と
なってＣＰＵの負担が軽減される。
【００３４】
【発明の効果】上記したように、本発明によれば、これ
までは、主記憶装置に登録されている転送パラメータ
（アドレスエントリ）を第２のパラメータレジスタに登
録するために、ＤＭＡ転送ごとに行われていたＣＰＵへ
の割り込みが不要となるので、ＣＰＵの負担が軽減され
る。
までは、主記憶装置に登録されている転送パラメータ
（アドレスエントリ）を第２のパラメータレジスタに登
録するために、ＤＭＡ転送ごとに行われていたＣＰＵへ
の割り込みが不要となるので、ＣＰＵの負担が軽減され
る。
【図１】 本発明の一実施例の構成を示したブロック図
である。
である。
【図２】 コントロールレジスタの構成を模式的に示し
た図である。
た図である。
【図３】 第１のパラメータレジスタの構成を示したブ
ロック図である。
ロック図である。
【図４】 第２のパラメータレジスタの構成を示したブ
ロック図である。
ロック図である。
【図５】 テーブルアドレスレジスタの構成を示したブ
ロック図である。
ロック図である。
【図６】 メインメモリに記憶されているたデータを示
した図である。
した図である。
【図７】 アドレステーブルの構成を模式的に示した図
である。
である。
【図８】 ＤＭＡアドレス読み込み制御部の動作を示し
たフローチャートである。
たフローチャートである。
【図９】 ＤＭＡ転送制御部の動作を示したフローチャ
ートである。
ートである。
【図１０】 従来のＤＭＡコントローラのブロック図で
ある。
ある。
【図１１】 パラメータレジスタ１２の構成を模式的に
示した図である。
示した図である。
【図１２】 従来のＤＭＡコントローラのブロック図で
ある。
ある。
３０…ＤＭＡコントローラ、３１…Ｉ／Ｏ装置、３２…
ＣＰＵ、３３…メインメモリ、３４…アドレス／データ
線、３５…制御線、４２…第１のパラメータレジスタ、
４４…テーブルアドレスレジスタ、４５…ＤＭＡアドレ
ス読み込み制御部、４６…コントロールレジスタ、４７
…ＤＭＡ転送制御部、４８…第２のパラメータレジス
タ、６０…アドレステーブル
ＣＰＵ、３３…メインメモリ、３４…アドレス／データ
線、３５…制御線、４２…第１のパラメータレジスタ、
４４…テーブルアドレスレジスタ、４５…ＤＭＡアドレ
ス読み込み制御部、４６…コントロールレジスタ、４７
…ＤＭＡ転送制御部、４８…第２のパラメータレジス
タ、６０…アドレステーブル
Claims (1)
- 【請求項１】 ＤＭＡ転送に使用するパラメータが記憶
された主記憶装置のアドレス情報を記憶するアドレスレ
ジスタと、 現在の転送に使用するパラメータを記憶する第１のパラ
メータレジスタと、 次回の転送に使用するパラメータを記憶する第２のパラ
メータレジスタと、 前記アドレスレジスタのアドレス情報に基づいて主記憶
装置からパラメータを読み出し、第２のパラメータレジ
スタに登録するパラメータ登録手段と、 第２のパラメータレジスタに記憶されているパラメータ
を第１のパラメータレジスタに移動するパラメータ移動
手段と、 前記第１のパラメータレジスタに移動されたパラメータ
に基づいてＤＭＡ転送を制御する制御手段とを具備し、 前記パラメータ登録手段は、第２のパラメータレジスタ
に記憶されているパラメータが第１のパラメータレジス
タに移動されると、主記憶装置に記憶されている次のパ
ラメータを第２のパラメータレジスタに登録することを
特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23244494A JPH0877099A (ja) | 1994-09-02 | 1994-09-02 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23244494A JPH0877099A (ja) | 1994-09-02 | 1994-09-02 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877099A true JPH0877099A (ja) | 1996-03-22 |
Family
ID=16939376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23244494A Pending JPH0877099A (ja) | 1994-09-02 | 1994-09-02 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0877099A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087086A (ja) * | 2005-09-21 | 2007-04-05 | Nec Electronics Corp | Ｄｍａ転送システム |
| JP2009026301A (ja) * | 2007-07-19 | 2009-02-05 | Samsung Electronics Co Ltd | ソリッドステートディスクコントローラ及びソリッドステートディスクコントローラのデータ処理方法 |
| WO2011154986A1 (en) | 2010-06-07 | 2011-12-15 | Hitachi, Ltd. | Data transfer device and data transfer method |
| WO2011161722A1 (en) | 2010-06-24 | 2011-12-29 | Hitachi, Ltd. | Data transfer system and data transfer method |
| JP2014119930A (ja) * | 2012-12-14 | 2014-06-30 | Nec Computertechno Ltd | コンピュータ装置、データ転送方法、及びプログラム |
-
1994
- 1994-09-02 JP JP23244494A patent/JPH0877099A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087086A (ja) * | 2005-09-21 | 2007-04-05 | Nec Electronics Corp | Ｄｍａ転送システム |
| JP2009026301A (ja) * | 2007-07-19 | 2009-02-05 | Samsung Electronics Co Ltd | ソリッドステートディスクコントローラ及びソリッドステートディスクコントローラのデータ処理方法 |
| WO2011154986A1 (en) | 2010-06-07 | 2011-12-15 | Hitachi, Ltd. | Data transfer device and data transfer method |
| US8495164B2 (en) | 2010-06-07 | 2013-07-23 | Hitachi, Ltd. | Data transfer device and data transfer method |
| WO2011161722A1 (en) | 2010-06-24 | 2011-12-29 | Hitachi, Ltd. | Data transfer system and data transfer method |
| US8296478B2 (en) | 2010-06-24 | 2012-10-23 | Hitachi, Ltd. | Data transfer system and data transfer method |
| JP2014119930A (ja) * | 2012-12-14 | 2014-06-30 | Nec Computertechno Ltd | コンピュータ装置、データ転送方法、及びプログラム |
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