JPS63160244A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、高融点金
属シリサイド膜からなる配線を有する半導体集積回路装
置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a semiconductor integrated circuit device having wiring made of a high melting point metal silicide film.
複数のＭＩＳＦＥＴのソース、ドレイン間を接続するア
ルミニウム配線を覆う層間絶縁膜例えばＣＶＤによる酸
化シリコン膜、リンシリケートガラス膜には、それを形
成した後にその膜中の水分を蒸発させるために９００”
Ｃ程度の高温の熱処理を施こすことが好ましい。 しか
し、アルミニウム配線は、融点が６６０°Ｃ程度と低い
ため１層間絶縁膜に高温の熱処理を施こすことができな
い。そこで、前記配線に５９００℃程度の熱で溶融しな
い多結晶シリコン膜と、この上に高融点金属シリサイド
膜を積層した２層膜いわゆるポリサイド膜を用いること
が考えられる。下層の多結晶シリコン膜は、高融点金属
シリサイド膜と基板の接続を良好に行うためのものであ
る。なお、高融点金属シリサイド配線に関しては、例え
ば、サイエンスフォーラム社発行、「超ＬＳＩデバイス
ハンドブックＪ、昭和５８年１１月２８日発行、Ｐ１２
９に記載されている。An interlayer insulating film covering the aluminum wiring connecting the sources and drains of multiple MISFETs, such as a silicon oxide film or a phosphosilicate glass film by CVD, is coated with a 900"
It is preferable to perform heat treatment at a high temperature of about C. However, since aluminum wiring has a low melting point of about 660° C., high-temperature heat treatment cannot be applied to the single interlayer insulating film. Therefore, it is conceivable to use a two-layer film, so-called polycide film, in which a polycrystalline silicon film that does not melt at heat of about 5900° C. and a high melting point metal silicide film are laminated thereon for the wiring. The lower polycrystalline silicon film is for good connection between the high melting point metal silicide film and the substrate. Regarding high-melting point metal silicide wiring, for example, see Science Forum, Inc., "Ultra LSI Device Handbook J," published November 28, 1980, p.
9.
本発明者は、前記ポリサイド膜からなる配線でＰチャネ
ルＭ Ｉ Ｓ ＦＥＴのソース又はドレインと、Ｎチャ
ネルＭＩＳＦＥＴのソース又はドレインを接続した場合
を検討した結果、次の問題点を見出した。The inventors of the present invention have investigated the case where the source or drain of a P-channel MISFET and the source or drain of an N-channel MISFET are connected using wiring made of the polycide film, and have found the following problem.
ポリサイド膜を構成するための下層の多結晶シリコン膜
には、低抵抗化のために、Ｐチャネル領域 ５ＦＥＴ側
にＰ型不純物例えばボロンを導入し、ＮチャネルＭＩＳ
ＦＥＴ側にｎ型不純物例えばリンを導入する。Ｐ型単結
晶シリコン暎とｎ型多結晶シリコン膜の接合部は、Ｐチ
ャネルＭＩＳＦＥＴとＮチャネルＭ Ｉ Ｓ ＦＥＴと
の中間にある。すなわち、ＰチャネルＭ Ｉ Ｓ ＦＥ
ＴのＰ９ソース、ドレインの近傍までｎ型多結晶シリコ
ン膜が延在し、同様に、ＮチャネルＭ Ｉ Ｓ ＦＥＴ
のｎ４ソース、ドレインの近傍までＰ型単結晶シリコン
暎が延在してきている。一方、高融点金属シリサイド膜
中・の不純物の拡散速度は、多結晶シリコン膜のそれよ
り著しく大きい。この高融点金属シリサイド配線を通し
て、ｎ型多結晶シリコン膜中のリンがＰ゛ソースドレイ
ン中へ拡散し、ｐ型単結晶シリコン膜中のボロンがｎ４
ソース、ドレイン中へ拡散する。In order to lower the resistance of the lower polycrystalline silicon film constituting the polycide film, a P-type impurity such as boron is introduced into the P-channel region 5FET side, and an N-channel MIS
An n-type impurity such as phosphorus is introduced into the FET side. The junction between the P-type single crystal silicon film and the n-type polycrystalline silicon film is located between the P-channel MISFET and the N-channel MISFET. That is, P channel M I S FE
An n-type polycrystalline silicon film extends to the vicinity of the P9 source and drain of the T, and similarly, an N-channel M I S FET
The P-type single-crystal silicon layer is extending to the vicinity of the n4 source and drain. On the other hand, the diffusion rate of impurities in a high melting point metal silicide film is significantly higher than that in a polycrystalline silicon film. Through this high melting point metal silicide wiring, phosphorus in the n-type polycrystalline silicon film diffuses into the P source/drain, and boron in the p-type single crystal silicon film
Diffusion into the source and drain.
これにより、高融点金属シリサイド配線とｐ４ソース、
ドレイン又はね４ソース、ドレインとの接続抵抗が大き
くなり、またＭ Ｉ Ｓ ＦＥＴのしきい電圧が変化す
る。As a result, high melting point metal silicide wiring and p4 source,
The connection resistance between the drain or the source and the drain increases, and the threshold voltage of the MI S FET changes.
本発明の目的は、半導体集積回路装置の信頼性を高める
ことにある。An object of the present invention is to improve the reliability of a semiconductor integrated circuit device.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、基板上への堆積によるシリコン膜を第１導電
型半導体領域と高融点金属シリサイド配線の接続面、第
２導電型半導体領域と高融点金属シリサイド配線の接続
面または前、記配線とそれより下層の配線との接続面に
設け、前記高融点金属シリサイド配線の前記接続面を除
いた下面に設けないようにする。That is, the silicon film deposited on the substrate is applied to the connecting surface between the first conductive type semiconductor region and the high melting point metal silicide wiring, the connecting surface between the second conductive type semiconductor region and the high melting point metal silicide wiring, or the connecting surface between the first conductive type semiconductor region and the high melting point metal silicide wiring. It is provided on the connection surface with the wiring in the lower layer, and is not provided on the lower surface of the refractory metal silicide wiring other than the connection surface.
上記した手段によれば、高融点金属シリサイド配線が接
続しているｎ型多結晶シリコン膜とｐ゛ソースドレイン
間の距離およびｐ型単結晶シリコン暎と０４ソース、ド
レイン間の距離が大きくなり、異種導電型の不純物がｐ
゛ソースドレイン及びｎ“ソース、ドレインへ拡散しに
くくなるので、半導体集積回路装置の信頼性を高めるこ
とができる。According to the above means, the distance between the n-type polycrystalline silicon film connected to the refractory metal silicide wiring and the p source/drain and the distance between the p-type single crystal silicon film and the 04 source and drain become large. Impurities of different conductivity type are p
Since it becomes difficult to diffuse into the "source drain" and the "n" source/drain, the reliability of the semiconductor integrated circuit device can be improved.
以下１本発明の詳細な説明する。 Hereinafter, one aspect of the present invention will be explained in detail.
第１図乃至第７図は、ＰチャネルＭ Ｉ Ｓ ＦＥＴ及
びＮチャネルＭ Ｉ Ｓ ＦＥＴの製造工程における断
面図である。FIGS. 1 to 7 are cross-sectional views of a P-channel MI S FET and an N-channel MI S FET in the manufacturing process.
第１図に示すように、ｐ−型単結晶シリコンからなる基
板１に、ｎ−型ウェル領域２、基板１表面の酸化による
酸化シリコン膜からなるフィールド絶縁膜３、Ｐチャネ
ルストッパ領域４、基板１のフィールド絶縁膜３から露
出している表面の熱酸化による酸化シリコン膜からなる
ゲート絶縁膜５゜例えばＣＶＤによる多結晶シリコン膜
の上にＭＯｌＷ、Ｔａ、Ｔ ｉ等の高融点金属膜又はそ
のシリサイド膜を積層して構成したゲート電極６、例え
ばＣＶＤによる酸化シリコン膜からなるサイドウオール
７、ＮチャネルＭＩＳＦＥＴのソース、ドレインのチャ
ネル領域側を構成するｎ型半導体領域８、チャネル領域
から離隔した部分を構成するｎ４型半導体領域９．Ｐチ
ャネルＭ Ｉ Ｓ ＦＥＴのソース、ドレインを構成す
るＰ″型半導体領域ＩＯを形成する。なお、ゲート電極
６は、フィールド絶縁膜３上も延在して配線として用い
ている。この配線を以下、単にゲート電極６という６
次に、第２図に示すように１例えば８００℃程度、１
／ ２ Ｔ ｏ ｒ ｒ程度のＣＶＤによって酸化シリ
コン膜からなる第１層目の層間絶縁膜１１を形成する。As shown in FIG. 1, a substrate 1 made of p-type single crystal silicon, an n-type well region 2, a field insulating film 3 made of a silicon oxide film formed by oxidizing the surface of the substrate 1, a p-channel stopper region 4, and a substrate A gate insulating film 5 consisting of a silicon oxide film formed by thermal oxidation on the surface exposed from the field insulating film 3 of 1. For example, a high melting point metal film such as MOlW, Ta, Ti, etc. is formed on a polycrystalline silicon film formed by CVD. A gate electrode 6 formed by stacking silicide films, a side wall 7 made of a silicon oxide film formed by CVD, an n-type semiconductor region 8 forming the channel region side of the source and drain of the N-channel MISFET, and a portion separated from the channel region. n4 type semiconductor region 9. A P″ type semiconductor region IO that constitutes the source and drain of the P-channel MIS FET is formed.The gate electrode 6 also extends over the field insulating film 3 and is used as a wiring.This wiring is described below. , simply referred to as gate electrode 6 Next, as shown in FIG.
A first interlayer insulating film 11 made of a silicon oxide film is formed by CVD at a temperature of about /2 Torr.
層間絶縁膜１１の膜厚は、３０００〜５０００人程度で
ある。The thickness of the interlayer insulating film 11 is approximately 3000 to 5000.
次に、第３図に示すように、層間絶縁膜１１に接続孔１
３を形成するためのレジスト膜からなるマスク１２を基
板１上に形成する。次に、マスク１２から露出している
絶縁膜１１又は絶縁膜１１とゲート絶縁膜５をドライエ
ツチングによってエツチングして接続孔１３を形成する
。なお、ゲート電極６上にも接続孔１３が形成される。Next, as shown in FIG.
A mask 12 made of a resist film for forming 3 is formed on the substrate 1. Next, the insulating film 11 exposed through the mask 12 or the insulating film 11 and the gate insulating film 5 are etched by dry etching to form a connection hole 13. Note that a connection hole 13 is also formed on the gate electrode 6.
接続孔１３からｎ′型半導体領域９．Ｐ０型型半体領域
１０が露出し、また、ゲート電極６上に形成した接続孔
１３からそのゲート電極６の上面が露出する。From the connection hole 13 to the n' type semiconductor region 9. The P0 type half region 10 is exposed, and the upper surface of the gate electrode 6 is exposed through the connection hole 13 formed on the gate electrode 6.
接続孔１３を形成した後もマスク１３を基板１上に残存
させておく。The mask 13 is left on the substrate 1 even after the connection hole 13 is formed.
次に、第４図に示すように１例えばＣＶＤによって基板
ｌ上の全面に多結晶シリコン膜１４を形成する。多結晶
シリコンｌ１ｌｊ１４の膜厚は、数１００〜１０００λ
程度にする。接続孔工３から露出している基板１の表面
すなわちｎ＋型半導体領域９、ｐ゛型半導体領域１０に
多結晶シリコン膜１４が被着し、またゲート電極６上の
接続孔１３内において、ゲート電極６の上面に多結晶シ
リコン膜１４が被着しているにの工程では多結晶シリコ
ン膜１４にイオン打込み等によるＰ型不純物例えばボロ
ン及びｎ型不純物例えばリンの導入を行わない。Next, as shown in FIG. 4, a polycrystalline silicon film 14 is formed over the entire surface of the substrate l by, for example, CVD. The film thickness of polycrystalline silicon l1lj14 is several 100 to 1000λ
to a certain degree. A polycrystalline silicon film 14 is deposited on the surface of the substrate 1 exposed from the connection hole 3, that is, the n + type semiconductor region 9 and the p type semiconductor region 10, and the gate In the process in which the polycrystalline silicon film 14 is deposited on the upper surface of the electrode 6, P-type impurities such as boron and n-type impurities such as phosphorus are not introduced into the polycrystalline silicon film 14 by ion implantation or the like.
ここでレジスト膜からなるマスク１２を除去すると、接
続孔１３に対してセルファラインで多結晶シリコン膜１
４を形成することができる。この後、図示していないが
、ＰチャネルＭＩＳＦＥＴ領域及びその近傍に形成され
ているゲート電極６と同層の配線上の接続孔１３をレジ
スト膜からなるマスクで覆う。次に、ＮチャネルＭＩＳ
ＦＥＴＭ域の接続孔１３内の多結晶シリコン膜１４及び
その近傍に形成されているゲート電極６と同層の配線上
の接続孔１３内の多結晶シリコン膜１４ヘイオン打ち込
みによってｎ型不純物例えばヒ素又はリンを導入する。When the mask 12 made of a resist film is removed here, the polycrystalline silicon film 1
4 can be formed. Thereafter, although not shown, the connection hole 13 on the wiring in the same layer as the gate electrode 6 formed in the P-channel MISFET region and its vicinity is covered with a mask made of a resist film. Next, N-channel MIS
The polycrystalline silicon film 14 in the contact hole 13 in the FETM region and the polycrystalline silicon film 14 in the contact hole 13 on the wiring formed in the same layer as the gate electrode 6 formed near the polycrystalline silicon film 14 are implanted with n-type impurities such as arsenic or Introduce phosphorus.
このイオン打ち込みの後、ＰチャネルＭＩＳＦＥＴ領域
を覆っていたレジスト膜からなるマスクを除去する。次
に、ＮチャネルＭＩＳＦＥＴ領域及びその近傍のゲート
電極６と同層の配線上の接続孔１３をレジスト膜からな
るマスクで覆う。次に、このマスクから露出しているＰ
チャネルＭＩＳＦＥＴ領域の接続孔１３内の多結晶シリ
コン膜１４及びその近傍のゲート電ｔＬｉ６と同層の配
線上の接続孔１３内の多結晶シリコン膜１４ヘイオン打
ち込みでｐ型不純物例えばボロンを導入する。このイオ
ン打ち込みの後、ＮチャネルＭＩＳＦＥＴ領域を覆って
いたレジスト膜からなるマスクを除去する。After this ion implantation, the mask made of a resist film covering the P-channel MISFET region is removed. Next, the N-channel MISFET region and the connection hole 13 on the wiring in the same layer as the gate electrode 6 in the vicinity thereof are covered with a mask made of a resist film. Next, the P exposed from this mask
A p-type impurity, such as boron, is introduced by ion implantation into the polycrystalline silicon film 14 in the connection hole 13 in the channel MISFET region and the polycrystalline silicon film 14 in the connection hole 13 on the wiring in the same layer as the gate electrode tLi6 in the vicinity thereof. After this ion implantation, the mask made of a resist film covering the N-channel MISFET region is removed.
次に、第５図に示すように１例えばＣＶＤ、スパッタ等
によって、基板１上の全面にＭｏ、Ｗ、Ｔａ、Ｔｉ等の
高融点金属膜またはその高融焦合ＲｖｌＡのシリサイド
膜１５を例えば２０００λ程度の膜厚に形成し、これを
レジスト膜からなるマスクを用いたドライエツチングで
パターニングして配線１５を形成する。パターニングに
用゛いたレジスト膜からなるマスクは、パターニングの
後に除去する。高融点金属シリサイド配線１５は、それ
ぞれの接続孔１３内の多結晶シリコン膜１４に接続して
いる。配線１５を形成した後に、それの活性化のため９
００〜９５０℃程度の高温アニールを行う。Next, as shown in FIG. 5, a high melting point metal film 15 such as Mo, W, Ta, Ti or the like or a silicide film 15 having a high melting point RvlA thereof is formed on the entire surface of the substrate 1 by, for example, CVD or sputtering. The wiring 15 is formed by forming a film with a thickness of about 2000λ and patterning it by dry etching using a mask made of a resist film. The mask made of the resist film used for patterning is removed after patterning. The high melting point metal silicide wiring 15 is connected to the polycrystalline silicon film 14 in each connection hole 13 . After forming the wiring 15, 9 is used to activate it.
High temperature annealing is performed at about 00 to 950°C.
ここで、多結晶シリコン膜１４が接続孔１３内のみに設
けであるため、Ｐ４ソース、ドレイン領域１０上の多結
晶シリコン膜１４からｎ゛型ソース。Here, since the polycrystalline silicon film 14 is provided only in the connection hole 13, an n-type source is formed from the polycrystalline silicon film 14 on the P4 source and drain regions 10.
ドレイン領域９上の多結晶シリコン膜１４まで大きく離
隔されている。フィールド絶＃ｌＩｇ３上を延在してい
るゲート電極６上の接続孔工３内に形成しである多結晶
シリコン［１４から、ｐ０型ソース。The polycrystalline silicon film 14 on the drain region 9 is also separated by a large distance. Formed in the contact hole 3 on the gate electrode 6 extending over the field isolation #lIg3 is a p0 type source from polycrystalline silicon [14].
ドレイン領域１０上またはｎ４型ソース、ドレイン領域
９上の多結晶シリコンｌｌ１１４の間も大きく離隔され
ている。二わらのことから、ｎ０ソース、ドレイン領域
９上のｎ型多結晶シリコン膜１４中のｎ型不純物例えば
リンが、配線１５内を拡散してｎ４ソース、ドレイン領
域１０内へ拡散することがない。同様に、Ｐ°ソース、
ドレイン領域１０上のｐ型多結晶シリコン膜１４内のＰ
型不純物例えばボロンが、配線１５内を拡散してｎ４ソ
ース、ドレイン領域９内へ拡散することがない。フィー
ルド絶縁膜３上を延在しているゲート電極６上の接続孔
１３内に形成しである多結晶シリコン膜１４においても
同様である。The polycrystalline silicon 114 on the drain region 10 or on the n4 type source and drain regions 9 are also largely separated from each other. For two reasons, n-type impurities such as phosphorus in the n-type polycrystalline silicon film 14 on the n0 source and drain regions 9 do not diffuse into the wiring 15 and into the n4 source and drain regions 10. . Similarly, P° source,
P in the p-type polycrystalline silicon film 14 on the drain region 10
Type impurities such as boron do not diffuse into the wiring 15 and into the n4 source and drain regions 9. The same applies to the polycrystalline silicon film 14 formed in the connection hole 13 on the gate electrode 6 extending over the field insulating film 3.
次に、第６図に示すように、例えばＣＶＤ、プラズマＣ
ＶＤ等によって配線１５を覆ってリンシリケートガラス
（ＰＳＧ）膜又はボロンリンシリケートガラス（ＢＰＳ
Ｇ）Ｉｌｊからなる第２層目の層間絶縁膜１６を形成す
る。絶縁膜１６の膜厚は、４０００〜８０００人程度で
ある。この後、主に絶縁膜１１．１６中の水分を蒸発さ
せるため、あるいはそれら膜１１．１６の焼き固めのた
め、９００℃程度の高温の熱処理を行う。Next, as shown in FIG. 6, for example, CVD, plasma C
The wiring 15 is covered with a phosphorus silicate glass (PSG) film or boron phosphosilicate glass (BPS) by VD or the like.
G) Form a second interlayer insulating film 16 made of Ilj. The thickness of the insulating film 16 is approximately 4,000 to 8,000. After this, heat treatment at a high temperature of about 900° C. is performed mainly to evaporate the moisture in the insulating films 11.16 or to bake and harden the films 11.16.
このとき、前記と同様に、ｎ゛半導体領域９上の多結晶
シリコン膜１４中のｎ型不純物例えばリンが、配線１５
を通して２０ソース、ドレイン１０へ拡散することがな
い。また、Ｐ９半導体領域１０上の多結晶シリコン１１
１１４中のｐ型不純物例えばボロンが、配線１５を通し
てｎ°半導体領域９へ拡散することがない。このため、
配線１５とＰ′″型半導体領域１０の接続抵抗が増加す
ることがない。また、配線１５とｒｌ”型半導体領域９
の接続抵抗が増加することがない。また、ＰチャネルＭ
ＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴのしきい電圧が
変化することがない。これらのことから、半導体集積回
路装置の信頼性を高めることができる。At this time, as described above, n-type impurities such as phosphorus in the polycrystalline silicon film 14 on the n' semiconductor region 9 are removed from the wiring 15.
There is no diffusion through the source 20 to the drain 10. Furthermore, the polycrystalline silicon 11 on the P9 semiconductor region 10
P-type impurities such as boron in 114 do not diffuse into n° semiconductor region 9 through interconnection 15. For this reason,
The connection resistance between the wiring 15 and the P'' type semiconductor region 10 does not increase.
connection resistance will not increase. Also, P channel M
The threshold voltages of the ISFET and N-channel MISFET do not change. For these reasons, the reliability of the semiconductor integrated circuit device can be improved.
次に、第７図に示すように、絶縁膜１６にレジスト膜か
らなるマスクを用いたドライエツチングによって接続孔
１７を形成する。エツチングの後。Next, as shown in FIG. 7, connection holes 17 are formed in the insulating film 16 by dry etching using a mask made of a resist film. After etching.
レジスト膜からなるマスクは除去する。次に１例えばス
パッタによって基板ｌ上の全面にアルミニウム膜を形成
し、これをレジスト膜からなるマスクを用いたドライエ
ツチングによってパターニングして配線１８を形成する
。レジスト膜からなるマスクは、配線１８を形成した後
に除去する。次に、例えばＣＶＤ、プラズマＣＶＤによ
って基板■上に酸化シリコン膜を形成し、この上に塗布
ガラス（ＳＯＧ）膜を形成し、さらに例えばＣＶＤ。The mask made of resist film is removed. Next, an aluminum film is formed on the entire surface of the substrate 1 by sputtering, for example, and patterned by dry etching using a mask made of a resist film to form wiring 18. The mask made of a resist film is removed after the wiring 18 is formed. Next, a silicon oxide film is formed on the substrate (2) by, for example, CVD or plasma CVD, and a coated glass (SOG) film is formed on this, and further, by, for example, CVD.
プラズマＣＶＤによって酸化シリコン膜を積層して絶縁
膜１９を形成する。An insulating film 19 is formed by stacking silicon oxide films by plasma CVD.
以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その粟
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。Above, the present invention was specifically explained using examples.
It goes without saying that the present invention is not limited to the embodiments described above, and that various changes can be made without departing from the spirit thereof.
本願によって開示された発明のうち代表的なものの効果
を゛簡単に説明すれば１次のとおりである。The effects of typical inventions disclosed in this application can be briefly explained as follows.
すなわち 、１″半導領域、Ｐ″″半導体領域内へ異種
導電型の多結晶シリコン膜中の不純物が拡散することが
なくなるので、前記Ｐ′半導体領域、ぎ半導体領域とそ
れらに接続する配線との接続抵抗が増加することがなく
、またＭ Ｉ Ｓ ＦＥＴのしきい電圧が増大すること
がないので、半導体集積回路装置の信頼性を高めること
ができる。In other words, impurities in the polycrystalline silicon film of different conductivity types will not diffuse into the 1'' semiconductor region and the P'' semiconductor region, so that the Since the connection resistance of the M I S FET does not increase and the threshold voltage of the M I S FET does not increase, the reliability of the semiconductor integrated circuit device can be improved.
第１図乃至第７図は、Ｍ Ｔ Ｓ Ｆ Ｅ Ｔの製造工
程におけろ断面図である。
１・・・基板、２・・・ウェル領域、３・・フィールド
絶縁膜、４・・・チャネルストッパ領域、５・・・ゲー
ト絶縁膜、６・・・ゲート電極、７・・・サイドウオー
ル、８゜９．１０・・・半導体領域、１１．１６．１９
・・・層間絶縁膜、１２・・・レジスト膜、１３．１７
・・・接続孔。
１４・・・多結晶シリコン膜、１５・・・高融点金属シ
リサイド配線、１８・・・アルミニウム配線。
代理人 弁理士 小川勝男〆′−゛
＼、
第 １ 図
第 ２ 図
第 ３ 図
第 ５ Ｆ
第 ６ 図
填 ７ 図1 to 7 are cross-sectional views of the manufacturing process of MTS FET. DESCRIPTION OF SYMBOLS 1... Substrate, 2... Well region, 3... Field insulating film, 4... Channel stopper region, 5... Gate insulating film, 6... Gate electrode, 7... Side wall, 8゜9.10...Semiconductor area, 11.16.19
...Interlayer insulating film, 12...Resist film, 13.17
...Connection hole. 14... Polycrystalline silicon film, 15... High melting point metal silicide wiring, 18... Aluminum wiring. Agent Patent Attorney Katsuo Ogawa〆′-゛＼, Figure 1 Figure 2 Figure 3 Figure 5 F Figure 6 Insert 7
Claims (1)
導電型半導体領域から離隔された第２導電型半導体領域
とを高融点金属シリサイド配線で接続した半導体集積回
路装置であって、基板上への堆積によるシリコン膜を、
前記第１導電型半導体領域と高融点金属シリサイド配線
の接続面、第２導電型半導体領域と高融点金属シリサイ
ド配線の接続面または前記配線とそれより下層の配線と
の接続面に設け、前記高融点金属シリサイド配線の前記
接続面を除いた下面に設けていないことを特徴とする半
導体集積回路装置。 ２、前記堆積によるシリコン膜は、前記高融点金属シリ
サイド配線を接続する接続孔内に、リフトオフによって
セルフアラインで形成したものであることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記高融点金属シリサイド配線は、ＭＩＳＦＥＴの
ゲート電極より上層の配線であることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。[Claims] 1. A first conductivity type semiconductor region on a surface of a semiconductor substrate;
A semiconductor integrated circuit device in which a conductive type semiconductor region is connected to a second conductive type semiconductor region separated from the conductive type semiconductor region by a high melting point metal silicide wiring, the silicon film being deposited on a substrate,
Provided on the connection surface between the first conductivity type semiconductor region and the high melting point metal silicide wiring, the connection surface between the second conductivity type semiconductor region and the high melting point metal silicide wiring, or the connection surface between the wiring and a lower layer wiring, and A semiconductor integrated circuit device characterized in that no melting point metal silicide wiring is provided on the lower surface other than the connection surface. 2. The semiconductor integrated circuit according to claim 1, wherein the deposited silicon film is formed by self-alignment by lift-off in the connection hole connecting the high melting point metal silicide wiring. Device. 3. The semiconductor integrated circuit device according to claim 1, wherein the high melting point metal silicide wiring is a wiring in a layer above a gate electrode of a MISFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30646386A JPS63160244A (en) | 1986-12-24 | 1986-12-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30646386A JPS63160244A (en) | 1986-12-24 | 1986-12-24 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63160244A true JPS63160244A (en) | 1988-07-04 |
Family
ID=17957313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30646386A Pending JPS63160244A (en) | 1986-12-24 | 1986-12-24 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63160244A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190124A (en) * | 1989-12-19 | 1991-08-20 | Mitsubishi Electric Corp | Semiconductor device |
-
1986
- 1986-12-24 JP JP30646386A patent/JPS63160244A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190124A (en) * | 1989-12-19 | 1991-08-20 | Mitsubishi Electric Corp | Semiconductor device |
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