JPS63157677A - ブリツジ形インバ−タ装置 - Google Patents
ブリツジ形インバ−タ装置Info
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- JPS63157677A JPS63157677A JP61303349A JP30334986A JPS63157677A JP S63157677 A JPS63157677 A JP S63157677A JP 61303349 A JP61303349 A JP 61303349A JP 30334986 A JP30334986 A JP 30334986A JP S63157677 A JPS63157677 A JP S63157677A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000012212 insulator Substances 0.000 claims abstract description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はブリッジ形インバータ装置に係わり、更に詳し
くは小形化、高効率化、低価格化を可能にした半導体ス
イッチング素子を用いたインバータ装置に関する。
くは小形化、高効率化、低価格化を可能にした半導体ス
イッチング素子を用いたインバータ装置に関する。
周知の通り、近年パワーエレクトロニクス、半導体スイ
ッチング素子の進歩により、インバータ装置も高周波、
大電力化が進められ、従来の真空管式高周波電源の分野
にも半導体スイッチング素子を用いたインバータ式高周
波電源が採用されてきている。
ッチング素子の進歩により、インバータ装置も高周波、
大電力化が進められ、従来の真空管式高周波電源の分野
にも半導体スイッチング素子を用いたインバータ式高周
波電源が採用されてきている。
この半導体スイッチング素子を用いたインバータ式高周
波電源の１つの例を挙げれば、第３図の通りである。こ
の第３図の例は、半導体スイッチング素子であるＭＯＳ
−ＦＥＴを用いたブリッジ形インバータ装置を簡略的
に示したもので、即ち通常ＭＯ５・ＦＥＴに接続されて
いる還流ダイオード、逆阻止ダイオード、及び電圧形イ
ンバータ装置に於ける直流電源バイパスコンデンサ、電
流形インバータ装置に於ける直列リアクトル等を省いて
示したもので、直流電源１に接続された４組のＭＯＳ・
ＦＥＴ２〜５から成り、ＭＯＳ −ＦＥＴ２，５と、Ｍ
ＯＳ −ＦＥＴ３．４は交互にオン・オフ動作を行ない
交流出力端子６．７に交流電力を発生するものである。
波電源の１つの例を挙げれば、第３図の通りである。こ
の第３図の例は、半導体スイッチング素子であるＭＯＳ
−ＦＥＴを用いたブリッジ形インバータ装置を簡略的
に示したもので、即ち通常ＭＯ５・ＦＥＴに接続されて
いる還流ダイオード、逆阻止ダイオード、及び電圧形イ
ンバータ装置に於ける直流電源バイパスコンデンサ、電
流形インバータ装置に於ける直列リアクトル等を省いて
示したもので、直流電源１に接続された４組のＭＯＳ・
ＦＥＴ２〜５から成り、ＭＯＳ −ＦＥＴ２，５と、Ｍ
ＯＳ −ＦＥＴ３．４は交互にオン・オフ動作を行ない
交流出力端子６．７に交流電力を発生するものである。
所がこの種タイプのインバータ装置に於いては、ＭＯＳ
−ＦＥＴを高速でオン・オフ動作させると、電圧形ブ
リッジインバータ装置では主に配線８〜１１．１４〜１
９の浮遊インダクタンスＬに蓄えられたエネルギーによ
るサージ電圧ｅＬ（ｅｔ＝Ｌ＠ｄｉ／ｄｔ）がＭＯ３Φ
ＦＥＴの両端に発生し、又電流形ブリッジインバータ装
置では主に配線９〜１８の浮遊インダクタンスＬによる
サージ電圧が同様に発生する。そしてこのサージ電圧が
短時間でもＭＯＳ ＠ＦＥＴの耐電圧値を越えると、Ｍ
ＯＳ・ＦＥＴは劣化あるいは破壊に至る場合がある。そ
こで従来は、第３図インバータ装置に更に大容量のスナ
バ回路を各ＭＯ３−ＦＥＴの両端に並列に設け、サージ
電圧を吸収するようにしていた。
−ＦＥＴを高速でオン・オフ動作させると、電圧形ブ
リッジインバータ装置では主に配線８〜１１．１４〜１
９の浮遊インダクタンスＬに蓄えられたエネルギーによ
るサージ電圧ｅＬ（ｅｔ＝Ｌ＠ｄｉ／ｄｔ）がＭＯ３Φ
ＦＥＴの両端に発生し、又電流形ブリッジインバータ装
置では主に配線９〜１８の浮遊インダクタンスＬによる
サージ電圧が同様に発生する。そしてこのサージ電圧が
短時間でもＭＯＳ ＠ＦＥＴの耐電圧値を越えると、Ｍ
ＯＳ・ＦＥＴは劣化あるいは破壊に至る場合がある。そ
こで従来は、第３図インバータ装置に更に大容量のスナ
バ回路を各ＭＯ３−ＦＥＴの両端に並列に設け、サージ
電圧を吸収するようにしていた。
このように大容量のスナバ回路を設けた半導体スイッチ
ング素子を用いたインバータ装置では、サージ電圧発生
抑制手段として、配線の浮遊インダクタンスに蓄えられ
たエネルギーによるサージ電圧をスナバ回路と半導体ス
イッチング素子に吸収消費させる手段をとっているので
次のような問題点があった。
ング素子を用いたインバータ装置では、サージ電圧発生
抑制手段として、配線の浮遊インダクタンスに蓄えられ
たエネルギーによるサージ電圧をスナバ回路と半導体ス
イッチング素子に吸収消費させる手段をとっているので
次のような問題点があった。
即ち■上記吸収消費されるエネルギーはブリッジ形イン
バータ装置の動作周波数に比例して増大するので、ブリ
ッジ形インバータ装置を高周波で動作させた場合、損失
が大きくなる。従ってインバータ装置の効率を大きく低
下させる。又■大容量のスナバ回路を必要とする分イン
バータ装置全体の価格が高価となり、低価格化に障害と
なる。
バータ装置の動作周波数に比例して増大するので、ブリ
ッジ形インバータ装置を高周波で動作させた場合、損失
が大きくなる。従ってインバータ装置の効率を大きく低
下させる。又■大容量のスナバ回路を必要とする分イン
バータ装置全体の価格が高価となり、低価格化に障害と
なる。
更に■スナバ回路の取付スペースの為に小形化が難しく
なる等々である。
なる等々である。
従って本発明の目的とする所は、サージ電圧発生抑制手
段としてスナバ回路を用いることなく、即ちサージ電圧
発生の原因である浮遊インダクタンスの発生を小ならし
め、もってサージ電圧の発生を抑制して半導体スイッチ
ング素子を保護することにより、もって高効率、安価、
小型化が図れるブリッジ形インバータ装置を提供するに
ある。
段としてスナバ回路を用いることなく、即ちサージ電圧
発生の原因である浮遊インダクタンスの発生を小ならし
め、もってサージ電圧の発生を抑制して半導体スイッチ
ング素子を保護することにより、もって高効率、安価、
小型化が図れるブリッジ形インバータ装置を提供するに
ある。
上記目的を達成する為に本発明は次の技術的手段を有す
るものである。即ち本発明はブリッジ形に接続された４
組の半導体スイッチング素子を具備してなるブリッジ形
インバータ装置に於いて；前記半導体スイッチング素子
の各々に対して接続される直流側配線導体と交流側配線
導体間に絶縁物を介在させ、且つ半導体スイッチング素
子接続部を除いて相互に近接配線することを特徴とする
ブリッジ型インバータ装置である。
るものである。即ち本発明はブリッジ形に接続された４
組の半導体スイッチング素子を具備してなるブリッジ形
インバータ装置に於いて；前記半導体スイッチング素子
の各々に対して接続される直流側配線導体と交流側配線
導体間に絶縁物を介在させ、且つ半導体スイッチング素
子接続部を除いて相互に近接配線することを特徴とする
ブリッジ型インバータ装置である。
上記構成によると、各半導体スイッチング素子に於ける
直流側配線導体と交流側配線導体に流れる電流は互いに
反対方向となり、而も直流側配線導体と交流側配線導体
を絶縁物を介して近接配線しているから、浮遊インダク
タンスが夫々打消されるので、浮遊インダクタンスを極
力抑えることができ、それ故にサージ電圧の発生を抑制
できる。従ってスナバ回路の如き回路を要することがな
いから、インバータ装置の高効率化、小型化。
直流側配線導体と交流側配線導体に流れる電流は互いに
反対方向となり、而も直流側配線導体と交流側配線導体
を絶縁物を介して近接配線しているから、浮遊インダク
タンスが夫々打消されるので、浮遊インダクタンスを極
力抑えることができ、それ故にサージ電圧の発生を抑制
できる。従ってスナバ回路の如き回路を要することがな
いから、インバータ装置の高効率化、小型化。
低価格化が可能とされる。
次に添付図面第１図、第２図に従い本発明の好適な実施
例を詳細上説明する。
例を詳細上説明する。
第１図は斜視図、第２図は１つのＭＯＳ・ＦＥＴに着目
し、それに接続される直流側配線導体と交流側配線導体
の相互配線関係及びそれに基く浮遊インダクタンスの発
生抑制メカニズムを説明する為の説明図である。
し、それに接続される直流側配線導体と交流側配線導体
の相互配線関係及びそれに基く浮遊インダクタンスの発
生抑制メカニズムを説明する為の説明図である。
第１図に於ける附号１〜１９は、第３図で示した従来技
術の附号１−１９と各々対応し、同−附号は同一構成要
素を示している。
術の附号１−１９と各々対応し、同−附号は同一構成要
素を示している。
即ち、１は直流電源、２〜５は半導体スイッチング素子
であるＭＯＳ・ＦＥＴ、６，７は交流出力端子、８〜１
９は配線を各々示し、上記配線の内、９．１０及び１７
．１８は直流側配線導体を示し、１１、１４．１５．１
８は交流側配線導体を示している。
であるＭＯＳ・ＦＥＴ、６，７は交流出力端子、８〜１
９は配線を各々示し、上記配線の内、９．１０及び１７
．１８は直流側配線導体を示し、１１、１４．１５．１
８は交流側配線導体を示している。
以上は従来一般のＭＯＳ−ＦＥＴを用いたブリッジ形イ
ンバータ装置を示し、本発明は首記した目的を達成する
為に次のようにしたものである。 即ち、１つのＭＯＳ
・ＦＥＴ２に着目した場合、この直流側配線導体９と交
流側配線導体１１の間に絶縁物を介在させ且つ互いに近
接配置するものであり、又もう１つのＭＯＳ ＠ＦＥＴ
３に着目した場合も、この直流側配線導体１０と交流側
配線導体１４の間に絶縁物を介在させ且つ互いに近接配
置するものであり、同様にＭＯＳ・ＦＥＴ４に着目した
場合、その直流側配線１７と交流側配線１５の間に絶縁
物を介在させ且つ互いに近接配置するものであり、ＭＯ
Ｓ・ＦＥＴ５に着目した場合、その直流側配線導体１８
と交流側配線導体１Ｂの間に絶縁物を介在させ且つ直接
配置するものである。
ンバータ装置を示し、本発明は首記した目的を達成する
為に次のようにしたものである。 即ち、１つのＭＯＳ
・ＦＥＴ２に着目した場合、この直流側配線導体９と交
流側配線導体１１の間に絶縁物を介在させ且つ互いに近
接配置するものであり、又もう１つのＭＯＳ ＠ＦＥＴ
３に着目した場合も、この直流側配線導体１０と交流側
配線導体１４の間に絶縁物を介在させ且つ互いに近接配
置するものであり、同様にＭＯＳ・ＦＥＴ４に着目した
場合、その直流側配線１７と交流側配線１５の間に絶縁
物を介在させ且つ互いに近接配置するものであり、ＭＯ
Ｓ・ＦＥＴ５に着目した場合、その直流側配線導体１８
と交流側配線導体１Ｂの間に絶縁物を介在させ且つ直接
配置するものである。
この場合、各ＭＯＳ −ＦＥＴの接続部を除いて近接配
線される。これらを可能にする為に本実施例では、両面
プリント回路基板２Ｇ 、 ２１を準備する。
線される。これらを可能にする為に本実施例では、両面
プリント回路基板２Ｇ 、 ２１を準備する。
一方の両面プリント回路基板２０は片側の銅ハク２０ａ
、絶縁物２０ｂ、もう片側の銅ハク２Ｑｃより成り、同
様に他方の両面プリント回路基板２１は片側の銅ハク２
１ａ、絶縁物２１ｂ、もう片側の銅ハク２１Ｃより成る
。そして、一方の両面プリント回会路基５板２０（７）
片側の銅ハク２ＱａにＭＯＳ ＠ＦＥＴ２及び３の各々
の直流側端子を接続し、もう一方の片側の銅ハク２Ｑｃ
にこれらＭＯＳ・ＦＥＴ２及び３の各々の交流側端子を
スルーホールを通して接続する。これによって、ＭＯ３
φＦＥＴ２及び３に関しては、それらの直流側配線導体
９又は１０が両面プリント回路基板２０の片側の銅ハタ
２０ａによって構成され、それらの交流側配線導体１１
又は１４が両面プリント回路基板２０のもう片側の銅ハ
ク２０ｃによって構成され、而もこれらの間には絶縁物
２０ｂが介在し、且つ銅ハク２０ａと２０ｃが近接して
いることにより上記直流側配線導体９又は１０と交流側
配線導体１１又は１４とが近接するものでる。
、絶縁物２０ｂ、もう片側の銅ハク２Ｑｃより成り、同
様に他方の両面プリント回路基板２１は片側の銅ハク２
１ａ、絶縁物２１ｂ、もう片側の銅ハク２１Ｃより成る
。そして、一方の両面プリント回会路基５板２０（７）
片側の銅ハク２ＱａにＭＯＳ ＠ＦＥＴ２及び３の各々
の直流側端子を接続し、もう一方の片側の銅ハク２Ｑｃ
にこれらＭＯＳ・ＦＥＴ２及び３の各々の交流側端子を
スルーホールを通して接続する。これによって、ＭＯ３
φＦＥＴ２及び３に関しては、それらの直流側配線導体
９又は１０が両面プリント回路基板２０の片側の銅ハタ
２０ａによって構成され、それらの交流側配線導体１１
又は１４が両面プリント回路基板２０のもう片側の銅ハ
ク２０ｃによって構成され、而もこれらの間には絶縁物
２０ｂが介在し、且つ銅ハク２０ａと２０ｃが近接して
いることにより上記直流側配線導体９又は１０と交流側
配線導体１１又は１４とが近接するものでる。
同じように、他方の両面プリント回路基板２１の片側の
銅ハタ２１ａにＭＯＳ −ＦＥＴ４及び５の各々の直流
側端子を接続し、もう一方の片側の銅ハク２１ｃに、こ
れらＭＯＳ −ＦＥＴ４及び５の各々の交流、側端子を
スルーホールを通して接続する。
銅ハタ２１ａにＭＯＳ −ＦＥＴ４及び５の各々の直流
側端子を接続し、もう一方の片側の銅ハク２１ｃに、こ
れらＭＯＳ −ＦＥＴ４及び５の各々の交流、側端子を
スルーホールを通して接続する。
これによってＭＯＳ・ＦＥＴ４及び５に関しては、それ
らの直流側配線導体１７又は１８が両面プリント回路基
板２１の片側の銅ハク２１ａによって構成され、それら
の交流側配線導体１５又は１６が両面プリント回路基板
２１のもう片側の銅ハタ２１ｃによって構成され、而も
これらの間には絶縁物２１ｂが介在し、且つ銅ハク２１
ａと２１ｃが近接していることにより上記直流側配線導
体１７又は１８と交流側配線導体１５又は１６とが近接
するものである。
らの直流側配線導体１７又は１８が両面プリント回路基
板２１の片側の銅ハク２１ａによって構成され、それら
の交流側配線導体１５又は１６が両面プリント回路基板
２１のもう片側の銅ハタ２１ｃによって構成され、而も
これらの間には絶縁物２１ｂが介在し、且つ銅ハク２１
ａと２１ｃが近接していることにより上記直流側配線導
体１７又は１８と交流側配線導体１５又は１６とが近接
するものである。
而して上記銅ハク２０ｃ、２１ｃは、その中央に於ける
切断部で導電体ブスバー２２ 、２３により機械的且つ
電気的に接続されるもので、この導電体ブスバー２２及
び２３は交流側配線導体１１．１４．１５．１８の一部
を兼ねると共に交流出力側配線１２．１３と交流出力端
子６．７を構成しているものである。
切断部で導電体ブスバー２２ 、２３により機械的且つ
電気的に接続されるもので、この導電体ブスバー２２及
び２３は交流側配線導体１１．１４．１５．１８の一部
を兼ねると共に交流出力側配線１２．１３と交流出力端
子６．７を構成しているものである。
上記構成に基づくと、各ＭＯ５＠ＦＥＴに於ける直流側
配線導体と交流側配線導体に流れる電流は互いに反対方
向となる。第２図に於けるＭＯＳ−ＦＥＴに着目してこ
れを述べると、ＭＯ３＠ＦＥＴに流れる電流ｉは破線で
示す経路となるので、図から明らかにように直流側配線
導体９と交流側配線導体１１に流れる電流は互いに反対
方向となり、而も直流側配線導体９と交流側配線導体１
１は絶縁物を介して近接配置されているから、浮遊イン
ダクタンスは相互に打消しあって微少となる。それ故に
サージ電圧の発生を極力制御できるものである。
配線導体と交流側配線導体に流れる電流は互いに反対方
向となる。第２図に於けるＭＯＳ−ＦＥＴに着目してこ
れを述べると、ＭＯ３＠ＦＥＴに流れる電流ｉは破線で
示す経路となるので、図から明らかにように直流側配線
導体９と交流側配線導体１１に流れる電流は互いに反対
方向となり、而も直流側配線導体９と交流側配線導体１
１は絶縁物を介して近接配置されているから、浮遊イン
ダクタンスは相互に打消しあって微少となる。それ故に
サージ電圧の発生を極力制御できるものである。
而して上記実施例に於いては、プリント回路基板を用い
た例を示したが、銅板の如き板状導電体と絶縁板を用い
て上記のように構成してもよく、この場合には板状導電
体をＭＯＳ −ＦＥＴのような半導体スイッチング素子
の放熱板機能を兼用させることもできる。又、上記実施
例に於いては。
た例を示したが、銅板の如き板状導電体と絶縁板を用い
て上記のように構成してもよく、この場合には板状導電
体をＭＯＳ −ＦＥＴのような半導体スイッチング素子
の放熱板機能を兼用させることもできる。又、上記実施
例に於いては。
導電体ブスバー２２ 、２３間に何等絶縁物を介在させ
ない例を示したが、絶縁物を介在させ且つそれらを互い
に近接配置すれば更に浮遊インダクタンスを減少できる
。
ない例を示したが、絶縁物を介在させ且つそれらを互い
に近接配置すれば更に浮遊インダクタンスを減少できる
。
加えて、上記の実施例では導電体ブスバーの片端のみを
引出し交流出力端子６．７としたが、両端を引き出し出
力端子を複数として用いてもよく、この低導電体ブスバ
ーの代りに銅板の如き板状導電体を用いてもよいもので
ある。
引出し交流出力端子６．７としたが、両端を引き出し出
力端子を複数として用いてもよく、この低導電体ブスバ
ーの代りに銅板の如き板状導電体を用いてもよいもので
ある。
更に、本発明を半導体スイッチング素子を用いた電圧形
のブリッジインバータ装置に適用する場合には、上記実
施例に於ける両面プリント回路基板２０．２１の近くに
直流電源バイパスコンデンサを１ケ所以上設け、プラス
側配線導体２０ａとマイナス側配線導体２１ａ間に電気
的に接続することで、直流電源ｌからインバータ回路へ
の配線８．１９の浮遊インダクタンスを等価回路的に減
少させることもでき、同じように半導体スイッチング素
子を複数並列に接続して使用する場合、両面プリント基
板２０．２１を貫通する穴あるいは切欠きを開け、これ
を通して直流電源バイパスコンデンサに電気的に接続し
ても同じ効果を生ずるものである。
のブリッジインバータ装置に適用する場合には、上記実
施例に於ける両面プリント回路基板２０．２１の近くに
直流電源バイパスコンデンサを１ケ所以上設け、プラス
側配線導体２０ａとマイナス側配線導体２１ａ間に電気
的に接続することで、直流電源ｌからインバータ回路へ
の配線８．１９の浮遊インダクタンスを等価回路的に減
少させることもでき、同じように半導体スイッチング素
子を複数並列に接続して使用する場合、両面プリント基
板２０．２１を貫通する穴あるいは切欠きを開け、これ
を通して直流電源バイパスコンデンサに電気的に接続し
ても同じ効果を生ずるものである。
以上詳述した如くこの発明によれば、サージ電圧発生抑
制手段としてスナバ回路を用いることなく、即ちサージ
電圧発生の原因である浮遊インダクタンスの発生を小な
らしめ、もってサージ電圧の発生を抑制して半導体スイ
ッチング素子を保護できるので、高効率、安価、小型化
が図れるブリッジ形インバータ装置を提供できるもので
ある。
制手段としてスナバ回路を用いることなく、即ちサージ
電圧発生の原因である浮遊インダクタンスの発生を小な
らしめ、もってサージ電圧の発生を抑制して半導体スイ
ッチング素子を保護できるので、高効率、安価、小型化
が図れるブリッジ形インバータ装置を提供できるもので
ある。
【図面の簡単な説明】
添付図面第１図、第２図は本発明の実施例を示し、第１
図は斜視図、第２図は１つのＭＯＳ・ＦＥＴに着目し、
それに接続される直流側配線導体と交流側配線導体の相
互配線関係及びそれに甚く浮遊インダクタンスの発生制
御メカニズムを説明する為の図、及び第３図は従来技術
であり、図中１は直流電源、２〜５はＭＯＳ−ＦＥＴ、
６．７は交流出力端子、 ８，１９は直流電源ｌからイ
ンバータ回路への配線、 ９ 、１０．１７．１８は
直流側配線導体、 １１．１４，１５．１６は交流側配
線導体、 １２．１３は交流出力側配線、 ２０．２１
は両面プリント回路基板、 ２０ａ 、 ２Ｑｃ 、
２１ａ 、 ２１ｃは銅ハタ、 ２０ｂ、２１ｂは絶縁
物、２２ 、２３は導電体ブスバーを各々示している。 ヌ １ δ ２１医 メ ２７７７ 粛 ３８
図は斜視図、第２図は１つのＭＯＳ・ＦＥＴに着目し、
それに接続される直流側配線導体と交流側配線導体の相
互配線関係及びそれに甚く浮遊インダクタンスの発生制
御メカニズムを説明する為の図、及び第３図は従来技術
であり、図中１は直流電源、２〜５はＭＯＳ−ＦＥＴ、
６．７は交流出力端子、 ８，１９は直流電源ｌからイ
ンバータ回路への配線、 ９ 、１０．１７．１８は
直流側配線導体、 １１．１４，１５．１６は交流側配
線導体、 １２．１３は交流出力側配線、 ２０．２１
は両面プリント回路基板、 ２０ａ 、 ２Ｑｃ 、
２１ａ 、 ２１ｃは銅ハタ、 ２０ｂ、２１ｂは絶縁
物、２２ 、２３は導電体ブスバーを各々示している。 ヌ １ δ ２１医 メ ２７７７ 粛 ３８
Claims (1)
- ブリッジ形に接続された４組の半導体スイッチング素子
を具備してなるブリッジ形インバータ装置に於いて；前
記半導体スイッチング素子の各々に対して接続される直
流側配線導体と交流側配線導体間に絶縁物を介在させ、
且つ半導体スイッチング素子接続部を除いて相互に近接
配線することを特徴とするブリッジ型インバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303349A JPS63157677A (ja) | 1986-12-19 | 1986-12-19 | ブリツジ形インバ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303349A JPS63157677A (ja) | 1986-12-19 | 1986-12-19 | ブリツジ形インバ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157677A true JPS63157677A (ja) | 1988-06-30 |
Family
ID=17919905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303349A Pending JPS63157677A (ja) | 1986-12-19 | 1986-12-19 | ブリツジ形インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157677A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1986-12-19 JP JP61303349A patent/JPS63157677A/ja active Pending
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