JPS6315532A - D/a converter response test device - Google Patents
D/a converter response test deviceInfo
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- JPS6315532A JPS6315532A JP16049586A JP16049586A JPS6315532A JP S6315532 A JPS6315532 A JP S6315532A JP 16049586 A JP16049586 A JP 16049586A JP 16049586 A JP16049586 A JP 16049586A JP S6315532 A JPS6315532 A JP S6315532A
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- 230000000694 effects Effects 0.000 description 3
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、D/A変換器応答試験装置に関するものであ
り、詳しくは、高速型のD/A変換器の応答試験に好適
な装置に閏するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a D/A converter response test device, and more specifically, to a device suitable for a high-speed D/A converter response test. It is something to leap into.
(従来の技術)
第3図は、従来のD/A変換器の応答特性を試験する装
置の一例を示すブロック図である。第3図において、1
はデジタルパターンデータを発生するパターン発生器で
あり、被押(iIjO/A変換器(以下D/A変換器と
いう)2に加えるデジタルパターンデータD、を発生す
る。3はD/A変換器2から変換出力されるアナログ信
号ASと基準電圧発生器4から出力される基準電圧vr
とを比較する比較器であり、その出力信号はフリップ7
0ツブ5によりボールドされる。6は各部の動作を制御
するためのタイミング信号を出力するタイミング信号発
す器である。すなわち、パターン発生器1はタイミング
信号発生器6から加えられるタイミング信号TSoに従
ってデジタルパターンデータD、を発生し、D/A変換
器2はタイミング信号発生器6から加えられるタイミン
グ信号TS、に従ってデジタルパターンデータD+をア
ナログ信号Asに変換し、フリップフロップ5はタイミ
ング1j号発生器6から加えられるタイミング信号T
S 2に従ってその時点における比較器3の出力(二す
をホールドする。(Prior Art) FIG. 3 is a block diagram showing an example of a device for testing the response characteristics of a conventional D/A converter. In Figure 3, 1
3 is a pattern generator that generates digital pattern data, and generates digital pattern data D to be added to the pressed (iIjO/A converter (hereinafter referred to as a D/A converter) 2. 3 is a pattern generator that generates digital pattern data. The analog signal AS converted and output from the reference voltage generator 4 and the reference voltage vr output from the reference voltage generator 4
It is a comparator that compares the
It is bolded by 0 and 5. Reference numeral 6 denotes a timing signal generator that outputs timing signals for controlling the operations of each section. That is, the pattern generator 1 generates digital pattern data D according to the timing signal TSo applied from the timing signal generator 6, and the D/A converter 2 generates the digital pattern according to the timing signal TS applied from the timing signal generator 6. The data D+ is converted into an analog signal As, and the flip-flop 5 receives the timing signal T applied from the timing 1j generator 6.
According to S2, the output of comparator 3 at that point in time is held.
第4図は、このような第3図の動作を説明するためのり
、イミングチヤードである。第4図に1おいて、(a)
はパターン発生器1からD/A変換器2に出力されるデ
ジタルパターンデータD、を示すものであり、例えばD
/A変換器2のフルスケール入力に対応したデータXと
零入力に対応したデータX′とが各周期毎に交互に出力
される。これら各データX、X=は、タイミング信号発
生器6からD/A変換器2に加えられる(1))に示す
タイミング信号T S +に従って、タイミング信号T
S+に立ら上がりから所定時間Tl!過模にD/A変換
器2により(C)に示すようなアナログ信号A’Sに9
換される。このアナログ信号へSは、比較器3で暴準電
圧発生器4から出力される基準電圧vrと比較される。FIG. 4 is an imming chart for explaining the operation of FIG. 3. At 1 in Figure 4, (a)
indicates digital pattern data D output from the pattern generator 1 to the D/A converter 2; for example, D
Data X corresponding to the full-scale input of the /A converter 2 and data X' corresponding to the zero input are alternately output in each cycle. These respective data X, X= are applied to the D/A converter 2 from the timing signal generator 6 according to the timing signal T S + shown in (1)).
A predetermined time Tl from the rising edge of S+! Exactly, the D/A converter 2 converts the analog signal A'S as shown in (C) into 9.
will be replaced. This analog signal S is compared with a reference voltage vr outputted from a normal voltage generator 4 by a comparator 3.
比較器3の出力信号は、タイミング信号発生器6から加
えられる(d)に示すタイミング信号TS2に従ってフ
リップ70ツブ5に逐次ホールドされる。これにより、
フリップ70ツブ5の出力F3号OUTは、(e)に示
すようにタイミング信号T S 2毎に変化することに
なる。The output signal of the comparator 3 is successively held in the flip 70 tube 5 in accordance with the timing signal TS2 shown in FIG. 3(d) applied from the timing signal generator 6. This results in
The output F3 OUT of the flip 70 tube 5 changes every timing signal T S 2 as shown in (e).
(発明が解決しようとする問題点)
しかし、このような構成によれば、フリップフロップ5
の出力仁Q OU Tはタイミング信号TStFJに変
化することから、各タイミングにお(プるフリップフロ
ップ5の出力信号0tJTを常に監視しな番ブればなら
ず、高速変換動作の特性試験を行うことは困難である。(Problem to be solved by the invention) However, according to such a configuration, the flip-flop 5
Since the output signal Q OUT changes to the timing signal TStFJ, it is necessary to constantly monitor the output signal 0tJT of the flip-flop 5 at each timing, and perform a characteristic test of high-speed conversion operation. That is difficult.
本発明は、このような点に着目してなされたものであっ
て、その目的は、比較的簡単な構成で、高速変換を行う
D/A変換器のダイナミック応答試験が行える8i置を
!に供することにある。The present invention has been made with attention to these points, and its purpose is to provide an 8i system that can perform dynamic response tests of D/A converters that perform high-speed conversion with a relatively simple configuration! It is to serve the purpose.
(問題点を解決するための手段)
このような目的を達成する本発明は、試験対象D/へ変
換器に加えるデジタルパターンデータを発生するパター
ンデータ発生器と、試験対象D/A変ifk器で変換さ
れたアナログ信号と基準電圧とを比較する比較器と、比
較器の不一致出力をホールドするラッチ回路とで構成さ
れたことを特徴とする。(Means for Solving the Problems) The present invention, which achieves the above object, includes a pattern data generator that generates digital pattern data to be added to a converter to a D/A converter to be tested, and a D/A converter to be tested. It is characterized by comprising a comparator that compares the analog signal converted by the converter with a reference voltage, and a latch circuit that holds the mismatched output of the comparator.
(実施例) 以下、図面を用いて本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図は本発明の一実施例を示すブロック図であり、第
3図と同一部分には同一符号を付けている。第1図にお
いて、パターンデータ発生器1からはD/A変換器2に
加えられるデジタルパターンデータD+ とともに、D
/A変換器2の零出力レベルあるいはフルスケール出力
レベルのいずれか一方に対する所定のり準電圧vrとの
比較動作を禁止するために比較器3に加えられるデジタ
ルパターンデータD2が出力される。7は比較器3で比
較されたD/A変換器2の零出力レベルあるいはフルス
ケール出力レベルのいずれか一方に対する所定の基準電
圧vrとの不一致出力をホールドするラッチ回路である
。FIG. 1 is a block diagram showing an embodiment of the present invention, and the same parts as in FIG. 3 are given the same reference numerals. In FIG. 1, along with digital pattern data D+ applied from a pattern data generator 1 to a D/A converter 2,
Digital pattern data D2 is outputted which is applied to the comparator 3 in order to inhibit the operation of comparing either the zero output level or the full scale output level of the /A converter 2 with a predetermined reference voltage vr. Reference numeral 7 denotes a latch circuit that holds an output that does not match a predetermined reference voltage vr with respect to either the zero output level or the full-scale output level of the D/A converter 2 compared with the comparator 3.
第2図は、第1図の動作を説明するためのタイミングチ
ャートである。第2図において、(a)はパターン発生
器1からD/A変換器2に出力されるデジタルパターン
データD1を示し、(b)はタイミング信号発生器6か
らD/A変換器2に加えられるタイミング信号T S
+を示し、(C)はD/A変換器2から変換出力される
アナ「−1グ信号Asを示し、(d)はタイミング信号
発![器6からラッチ回路7に加えられる加えられるタ
イミング信号TS2を示している。(e)は、D /
A変換器2の零出力レベルに対する所定の基準電圧■r
との比較動作を禁止するためにパターンデータ発生器1
から比較器3に加えられるデジタルパターンデータD2
である。すなわち、デジタルパターンデータD2がHレ
ベルの区間において、フルスケール出力レベルと所定の
基準電圧Vrとの比較動作が行われる。(「)は、ラッ
チ回路7にラッチされて外部に出力されるデータOtJ
l’を示している。ここで、ラッチ回路7は、時il
l t +のようにD/A変換器2で変換されるアナロ
グ信号Asのレベルが基準電圧rのレベルを越えている
場合には2つの信号は一致しているものとして比較出力
データをラッチしないが、時刻t2のようにD/A変換
器2で変換されるアナログ信号ΔSのレベルが基準電圧
Vrのレベルに達していない場合には2つの信号は一致
していないものどじて比較出力データをラッチする。こ
のようにしてラッチされたデータOUTは、クリア信号
が加えられるまでボールドされる。FIG. 2 is a timing chart for explaining the operation of FIG. 1. In FIG. 2, (a) shows the digital pattern data D1 output from the pattern generator 1 to the D/A converter 2, and (b) shows the digital pattern data D1 that is applied from the timing signal generator 6 to the D/A converter 2. timing signal TS
+, (C) shows the analog signal As converted and output from the D/A converter 2, and (d) shows the timing signal As. The signal TS2 is shown.(e) is D/
Predetermined reference voltage ■r for the zero output level of A converter 2
pattern data generator 1 to prohibit comparison operation with
Digital pattern data D2 applied to comparator 3 from
It is. That is, in the period in which the digital pattern data D2 is at H level, a comparison operation is performed between the full scale output level and the predetermined reference voltage Vr. (') is the data OtJ latched by the latch circuit 7 and output to the outside.
l' is shown. Here, the latch circuit 7 is
If the level of the analog signal As converted by the D/A converter 2 exceeds the level of the reference voltage r, as in l t +, the two signals are assumed to match and the comparison output data is not latched. However, if the level of the analog signal ΔS converted by the D/A converter 2 has not reached the level of the reference voltage Vr as at time t2, even though the two signals do not match, the comparison output data is Latch. The data OUT thus latched is bolded until a clear signal is applied.
このように、ラッチ回路7はD /△変換器2の誤動作
の検出信号をホールドすることから、従来のように各局
Iffに比較器の比較結果を判断しなくてもよく、変換
速度が100MHz以上のようなl@i速D/り変換器
のダイナミック応答特性試験も簡単に行うことができる
。In this way, since the latch circuit 7 holds the detection signal of malfunction of the D/Δ converter 2, it is not necessary to judge the comparison result of the comparator in each station Iff as in the conventional case, and the conversion speed is 100MHz or more. It is also possible to easily perform a dynamic response characteristic test of an l@i speed D/reconverter.
なお、上記実施例では、タイミング信号光生温6からラ
ッチ回路7にタイミング信号T S 2が1周期に1発
加えられるようにしてパターンデータ発生器1の出力信
号でD/A変換器2の零変換出力に対する比較器3の比
較動作をマスクする例を示したが、タイミング信号発生
器6からラッチ回路7に加えられるタイミング信号TS
2が2周期に1回加えられるようにυ制御してもよい。In the above embodiment, the timing signal T S 2 is applied to the latch circuit 7 from the timing signal light temperature 6 once per cycle, so that the output signal of the pattern data generator 1 is used to set the zero of the D/A converter 2. Although an example has been shown in which the comparison operation of the comparator 3 with respect to the conversion output is masked, the timing signal TS applied from the timing signal generator 6 to the latch circuit 7
υ control may be performed so that 2 is added once every two periods.
また、D/A変換器2のフルスケール変換出力に対する
比較器3の比較チカ作をマスクするようにしてもよい。Furthermore, the comparison effect of the comparator 3 with respect to the full-scale converted output of the D/A converter 2 may be masked.
(発明の効果)
以上説明したように、本発明によれば、比較的簡I11
%1M成で、高速変換を行うD/A変換器のダイナミッ
ク応答試験が行えるD/A変操器応答試験装りが実現で
き、実用上の効果は大きい。(Effects of the Invention) As explained above, according to the present invention, the relatively simple I11
%1M composition, it is possible to realize a D/A converter response test equipment that can perform dynamic response tests of D/A converters that perform high-speed conversion, and the practical effects are great.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の動作を説明するためのタイミングチャート、第
3図は従来の装置の一例を示すブロック図、第4図は第
3図の動作を説明するためのタイミングチャートである
。
1・・・パターンデータ発生器、2・・・D/A変換器
、3・・・比較器、4・・・基準電圧発生器、6・・・
タイミング信号発生器、7・・・ラッチ回路。
第1図
第2図
第3図
す
第4図
とごノθLITFIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of FIG. 1, FIG. 3 is a block diagram showing an example of a conventional device, and FIG. 4 is a timing chart for explaining the operation of FIG. 3. FIG. DESCRIPTION OF SYMBOLS 1... Pattern data generator, 2... D/A converter, 3... Comparator, 4... Reference voltage generator, 6...
Timing signal generator, 7... latch circuit. Fig. 1 Fig. 2 Fig. 3 Fig. 4 Fig. θLIT
Claims (1)
を発生するパターンデータ発生器と、試験対象D/A変
換器で変換されたアナログ信号と基準電圧とを比較する
比較器と、比較器の不一致出力をホールドするラッチ回
路とで構成されたことを特徴とするD/A変換器応答試
験装置。A pattern data generator that generates digital pattern data to be applied to the D/A converter under test, a comparator that compares the analog signal converted by the D/A converter under test with a reference voltage, and a mismatch output from the comparator. 1. A D/A converter response test device comprising: a latch circuit that holds the D/A converter response test device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16049586A JPS6315532A (en) | 1986-07-08 | 1986-07-08 | D/a converter response test device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16049586A JPS6315532A (en) | 1986-07-08 | 1986-07-08 | D/a converter response test device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6315532A true JPS6315532A (en) | 1988-01-22 |
JPH0446490B2 JPH0446490B2 (en) | 1992-07-30 |
Family
ID=15716173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16049586A Granted JPS6315532A (en) | 1986-07-08 | 1986-07-08 | D/a converter response test device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6315532A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107196628A (en) * | 2016-03-15 | 2017-09-22 | 中国科学院微电子研究所 | Method and system for controlling noise performance of dynamic comparator |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57118431A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Controller of digital-to-analog converter |
JPS60232721A (en) * | 1984-05-02 | 1985-11-19 | Sony Tektronix Corp | Testing device for digital/analog converter |
-
1986
- 1986-07-08 JP JP16049586A patent/JPS6315532A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57118431A (en) * | 1981-01-14 | 1982-07-23 | Matsushita Electric Ind Co Ltd | Controller of digital-to-analog converter |
JPS60232721A (en) * | 1984-05-02 | 1985-11-19 | Sony Tektronix Corp | Testing device for digital/analog converter |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107196628A (en) * | 2016-03-15 | 2017-09-22 | 中国科学院微电子研究所 | Method and system for controlling noise performance of dynamic comparator |
CN107196628B (en) * | 2016-03-15 | 2020-11-24 | 中国科学院微电子研究所 | Method and system for controlling noise performance of dynamic comparator |
Also Published As
Publication number | Publication date |
---|---|
JPH0446490B2 (en) | 1992-07-30 |
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