JPS63155327A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63155327A JPS63155327A JP30290486A JP30290486A JPS63155327A JP S63155327 A JPS63155327 A JP S63155327A JP 30290486 A JP30290486 A JP 30290486A JP 30290486 A JP30290486 A JP 30290486A JP S63155327 A JPS63155327 A JP S63155327A
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- JP
- Japan
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- decoder
- instruction
- complementary
- code
- field
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- Pending
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- 230000000295 complement effect Effects 0.000 claims abstract description 56
- 230000010365 information processing Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 208000028867 ischemia Diseases 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は命令語の中に命令で実行すべき動作を示すオペ
コードと、場合によっては、さらに詳細な動作を指定す
るコンプリメンタリコードを持つ命令語を実行し、かつ
、オペコードによって検索され、さまざまな制御機能を
もつ複数のフィールドから構成されるオペコードデコー
ダを有する情報処理装置に関する。
コードと、場合によっては、さらに詳細な動作を指定す
るコンプリメンタリコードを持つ命令語を実行し、かつ
、オペコードによって検索され、さまざまな制御機能を
もつ複数のフィールドから構成されるオペコードデコー
ダを有する情報処理装置に関する。
（従来の技術〕
従来、この糧の情報処理装置ではオペコードによってそ
れぞれ指定された動作を実行するためにオペコードデコ
ーダと呼ばれるメモリデコーダが設けられており、命令
語を保持する命令レジスタのオペコードで検索される。
れぞれ指定された動作を実行するためにオペコードデコ
ーダと呼ばれるメモリデコーダが設けられており、命令
語を保持する命令レジスタのオペコードで検索される。
オペコードデコーダはアドレス生成を制御するフィール
ド、メモリアクセスを制御するフィールド、例外の検出
を制御するフィールド、マイクロプログラムの起動を制
御するフィールド等から構成されておＦ）、それぞれの
命令に最適な制御をするように予じめ情報が書込まれて
いる。
ド、メモリアクセスを制御するフィールド、例外の検出
を制御するフィールド、マイクロプログラムの起動を制
御するフィールド等から構成されておＦ）、それぞれの
命令に最適な制御をするように予じめ情報が書込まれて
いる。
一方、命令語は、一つの動作ヲ一つのオペコードに割当
てた通常の命令の他に、入出力命令群、スタック操作命
令群、制御命令群といった命令をそれぞれまとめて、各
々の命令群に一つのオペコードを割当てるようにして入
出力命令群であるならば入力命令、出力命令、入出力装
置初期化命令といった詳しい種別は命令語の中にコンプ
リメンタリコードを設け、このコードで指定するように
なっている。
てた通常の命令の他に、入出力命令群、スタック操作命
令群、制御命令群といった命令をそれぞれまとめて、各
々の命令群に一つのオペコードを割当てるようにして入
出力命令群であるならば入力命令、出力命令、入出力装
置初期化命令といった詳しい種別は命令語の中にコンプ
リメンタリコードを設け、このコードで指定するように
なっている。
（発明が解決しようとする問題点）
さて、従来の情報処理装置ではコンプリメンタリコード
を持つ命令を実行する場合、同じオペコードに割当てら
れた命令であっても、コンプリメンタリコードの違いに
よって、メモリアクセスや例外検出の有無や種別といっ
たものが異なるために、オペコードデコーダでは、メモ
リアクセスも例外検出も行なわず、ただマイクロプログ
ラムの起動するのみである。そして起動されたマイクロ
プログラムがコンプリメンタリコードを判別して、各々
の命令にあったメモリアクセスおよび例外の検出を指示
して命令を実行している。このためコンプリメンタリコ
ードを持つ命令はコンプリメンタリコードを持たない命
令より実行速度が遅く、また、マイクロプログラム容量
も増大するという欠点がある。
を持つ命令を実行する場合、同じオペコードに割当てら
れた命令であっても、コンプリメンタリコードの違いに
よって、メモリアクセスや例外検出の有無や種別といっ
たものが異なるために、オペコードデコーダでは、メモ
リアクセスも例外検出も行なわず、ただマイクロプログ
ラムの起動するのみである。そして起動されたマイクロ
プログラムがコンプリメンタリコードを判別して、各々
の命令にあったメモリアクセスおよび例外の検出を指示
して命令を実行している。このためコンプリメンタリコ
ードを持つ命令はコンプリメンタリコードを持たない命
令より実行速度が遅く、また、マイクロプログラム容量
も増大するという欠点がある。
本発明の目的は上記欠点を解決するもので。
コンプリメンタリコードを持たない命令と同じ速度でコ
ンプリメンタリコードを持つ命令を実行でき、処理の遅
延を防止できる情報処理装置を提供することにある。
ンプリメンタリコードを持つ命令を実行でき、処理の遅
延を防止できる情報処理装置を提供することにある。
（問題点を解決するための手段）
前記目的を達成するために本発明による情報処理装置は
定まったビット長を持ち、命令で実行すべき動作の種類
を指定するオペコードと、定まったビット長を持ち、前
記オペコードによってさらに前記動作の詳細を指定する
コンプリメンタリコードとを有する命令語を実行し、そ
れぞれ定まった制ａ対象を制御する複数のフィールドか
ら一部が構成された制御語を複数格納し、前記命令語の
オペコードによって検索されろオペコードデコーダを有
する情報処理装置において、前記オペコードデコーダに
、コンプリメンタリコードを持つ命令であることを示す
Ｖフィールド？設け、前記命令語のオペコードとコンプ
リメンタリコードの全部または一部のビラトラ入力し、
入力に対応したエンコード出力を生成するエンコード回
路と、前記オペコードデコーダの一部のフィールドと同
一の制御対象を制＠Ｉ′″′ｒるフィールドを有してお
り、前記エンコード回路の出力によって検索されるコン
プリメンタリコードデコーダと、前記オペコードデコー
ダと前記コンプリメンタリコードデコーダの両方に含ま
れた同一の制御対象を制御するフィールドの出力のそれ
ぞれを前記オペコードデコーダのＶフィールドの出力に
よって選択する選択手段とを設けて構成しである。
定まったビット長を持ち、命令で実行すべき動作の種類
を指定するオペコードと、定まったビット長を持ち、前
記オペコードによってさらに前記動作の詳細を指定する
コンプリメンタリコードとを有する命令語を実行し、そ
れぞれ定まった制ａ対象を制御する複数のフィールドか
ら一部が構成された制御語を複数格納し、前記命令語の
オペコードによって検索されろオペコードデコーダを有
する情報処理装置において、前記オペコードデコーダに
、コンプリメンタリコードを持つ命令であることを示す
Ｖフィールド？設け、前記命令語のオペコードとコンプ
リメンタリコードの全部または一部のビラトラ入力し、
入力に対応したエンコード出力を生成するエンコード回
路と、前記オペコードデコーダの一部のフィールドと同
一の制御対象を制＠Ｉ′″′ｒるフィールドを有してお
り、前記エンコード回路の出力によって検索されるコン
プリメンタリコードデコーダと、前記オペコードデコー
ダと前記コンプリメンタリコードデコーダの両方に含ま
れた同一の制御対象を制御するフィールドの出力のそれ
ぞれを前記オペコードデコーダのＶフィールドの出力に
よって選択する選択手段とを設けて構成しである。
（実施 例〕
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明による情報処理装置の一実施例を示す図
で、当該装置の命令デコード部のブロック図である。命
令レジスタ１、エンコード回路２、オペコードデコーダ
３、コンプリメンタリコードデコーダ４およびセレクタ
５を含んでいる。
で、当該装置の命令デコード部のブロック図である。命
令レジスタ１、エンコード回路２、オペコードデコーダ
３、コンプリメンタリコードデコーダ４およびセレクタ
５を含んでいる。
８２図は、第１図に示す実施例の情報処理装置の扱う命
令語の形式を示す図である。命令語にはビットＯから７
までを占めるオペコードが存在し、場合によっては、ビ
ット８から１５までに；ンプリメンタリコードが存在す
る。したがってコンプリメンタリコードを持つオペコー
ドは１つのオペコードに２ 、すなわち２５６種類の命
令が存在しつる。しかし、実際には、２５６種類のコン
プリメンタリコードを全て使用しているわけではなく、
一部分のコンプリメンタリコードのみを使用しているに
過ぎない。
令語の形式を示す図である。命令語にはビットＯから７
までを占めるオペコードが存在し、場合によっては、ビ
ット８から１５までに；ンプリメンタリコードが存在す
る。したがってコンプリメンタリコードを持つオペコー
ドは１つのオペコードに２ 、すなわち２５６種類の命
令が存在しつる。しかし、実際には、２５６種類のコン
プリメンタリコードを全て使用しているわけではなく、
一部分のコンプリメンタリコードのみを使用しているに
過ぎない。
第４図は、第１図の実施例の情報処理装置が扱う命令の
うちコンプリメンタリコードを持つ命令群の一覧である
。各命令群毎に割当てられたオペコードと、使用してい
るコンプリメンタリコードを示している。
うちコンプリメンタリコードを持つ命令群の一覧である
。各命令群毎に割当てられたオペコードと、使用してい
るコンプリメンタリコードを示している。
オペコード、コンプリメンタリコードと４１６進表記で
示してあり、茶はＯからＦまでの任意の１６進数を意味
している。
示してあり、茶はＯからＦまでの任意の１６進数を意味
している。
第１図において、オペコードデコーダ３は信号線１０１
’ｉ介して与えられる命令レジスタ１の保持するオペコ
ードをアドレスとして検索するメモリデコーダである。
’ｉ介して与えられる命令レジスタ１の保持するオペコ
ードをアドレスとして検索するメモリデコーダである。
オペコードデコーダに格納される制御語は、大きく分け
て、Ａ、Ｂ。
て、Ａ、Ｂ。
■の３つのフィールドから構成されている。フィールド
Ａはマイクロプログラムの起動、その他の制御を行ない
フィールドＢは、メモリアクセスと例外検出の制ａを行
なう。■フィールドは１ビツトであり、コンプリメンタ
リコードをもたないオペコードによって検索される制御
語ではＩ ＯＮが、またコンプリメンタリコードを持つ
オペコードに対応する制御語では９１″が予じめ書込ま
れる。
Ａはマイクロプログラムの起動、その他の制御を行ない
フィールドＢは、メモリアクセスと例外検出の制ａを行
なう。■フィールドは１ビツトであり、コンプリメンタ
リコードをもたないオペコードによって検索される制御
語ではＩ ＯＮが、またコンプリメンタリコードを持つ
オペコードに対応する制御語では９１″が予じめ書込ま
れる。
コンプリメンタリコードデコーダ４はエンコード回路２
の出力する８ビツトのエンコード出力をアドレスとして
検索されるメモリデコーダでオペコードデコーダ３のフ
ィールドＢと同じく、メモリアクセスと例外検出の制御
全行なうフィールドで構成されている。
の出力する８ビツトのエンコード出力をアドレスとして
検索されるメモリデコーダでオペコードデコーダ３のフ
ィールドＢと同じく、メモリアクセスと例外検出の制御
全行なうフィールドで構成されている。
セレクタ５は、信号線１０６で与えられる制御信号が１
０″であれば、信号線１０５のオペコードデコーダ３の
フィールドＢの出力ｔ−選択し、選択信号が”１”であ
れば信号線１０７のコンプリメンタリコードデコーダ４
のフィールドＢの出力を選択する。
０″であれば、信号線１０５のオペコードデコーダ３の
フィールドＢの出力ｔ−選択し、選択信号が”１”であ
れば信号線１０７のコンプリメンタリコードデコーダ４
のフィールドＢの出力を選択する。
エンコード回路２は信号線１０２を介して与えられる命
令語のオペコードおよびコンプリメンタリコードの１６
ビツトの信号のうち１２ビツトヲ入力し、８ビツトにエ
ンコードして信号５１０３上に出力する回路である。
令語のオペコードおよびコンプリメンタリコードの１６
ビツトの信号のうち１２ビツトヲ入力し、８ビツトにエ
ンコードして信号５１０３上に出力する回路である。
第３図はエンシード回路２の詳細な論理を示す回路図で
ある。論理和回路２１．２２．２３゜論理積回路２４お
よび否定回路２５とから構成されている。
ある。論理和回路２１．２２．２３゜論理積回路２４お
よび否定回路２５とから構成されている。
第３図に示すように１２ビツトの入力のうち５ビツトは
オペコードであり、７ビツトはコンプリメンタリコード
である。さらにコンプリメンタリコードの下位４ビツト
はそのまま出力されている。
オペコードであり、７ビツトはコンプリメンタリコード
である。さらにコンプリメンタリコードの下位４ビツト
はそのまま出力されている。
第５図はエンコード回舅２の入出力の対応を示す表であ
り、入力されるオペコードとコンプリメンタリコードか
ら出力される値が読取れる。
り、入力されるオペコードとコンプリメンタリコードか
ら出力される値が読取れる。
例えばオペコードが９２”、コンプリメンタリコードが
２ゲであればエンコード出力は３−ｐ４”となる。
２ゲであればエンコード出力は３−ｐ４”となる。
つまり命令レジンタ１にセットされた命令語がオペコー
ド″９２”、コンプリメンタリコード”２０”であれば
エンコード回路２の出力は”３０″となる。したがって
コンプリメンタリコードデコーダ４のアドレス″＋３０
１′に対応するフィールドＢが読出される。コンプリメ
ンタリコードが”２１”であればエンコード出方は１３
１′となってアドレス″３１″のフィールドＢが出力さ
れる。したがってコンプリメンタリコードをもつ命令の
メモリアクセス、例外検出の制御情報はコンプリメンタ
リコードデコーダ４の第５図で決定されるアドレスに予
じめ書込んでおく。
ド″９２”、コンプリメンタリコード”２０”であれば
エンコード回路２の出力は”３０″となる。したがって
コンプリメンタリコードデコーダ４のアドレス″＋３０
１′に対応するフィールドＢが読出される。コンプリメ
ンタリコードが”２１”であればエンコード出方は１３
１′となってアドレス″３１″のフィールドＢが出力さ
れる。したがってコンプリメンタリコードをもつ命令の
メモリアクセス、例外検出の制御情報はコンプリメンタ
リコードデコーダ４の第５図で決定されるアドレスに予
じめ書込んでおく。
第１図において、命令レジスタｌにセントされた命令が
コンプリメンタリコードヲ持たない命令であれば検索さ
れるオペコードデコーダ３の出力のＶフィールドは０”
でありセレクタ５はオペコードデコーダ３のフィールド
Ｂを出力する。
コンプリメンタリコードヲ持たない命令であれば検索さ
れるオペコードデコーダ３の出力のＶフィールドは０”
でありセレクタ５はオペコードデコーダ３のフィールド
Ｂを出力する。
一方、命令レジスタ１の命令がコンプリメンタリコード
を持つ命令であれば、索引されたオペコードデコーダの
Ｖフィールドは１”であり、同時に検索されるコンプリ
メンタリコードデコーダ４のＷ力のＢフィールドがセレ
クタ５によって選択される。したがってコンプリメンタ
リコードを持つ命令であってもフィールドＢの制（財）
情報はコンプリメンタリコードデコーダから与えられる
のでメモリアクセスや例外の検ｆｉｌｅ後からマイクロ
プログラムで指示する必要がない。
を持つ命令であれば、索引されたオペコードデコーダの
Ｖフィールドは１”であり、同時に検索されるコンプリ
メンタリコードデコーダ４のＷ力のＢフィールドがセレ
クタ５によって選択される。したがってコンプリメンタ
リコードを持つ命令であってもフィールドＢの制（財）
情報はコンプリメンタリコードデコーダから与えられる
のでメモリアクセスや例外の検ｆｉｌｅ後からマイクロ
プログラムで指示する必要がない。
（発明の効果〕
以上、説明したように本発明によればコンプリメンタリ
；−ドをもつ命令の実行においても少ない容量のコンプ
リメンタリコードデコーダに格納された情報によって、
他のコンプリメンタリコードを持たない命令の実行と同
様に高速な処理が行なえるという効果がある。
；−ドをもつ命令の実行においても少ない容量のコンプ
リメンタリコードデコーダに格納された情報によって、
他のコンプリメンタリコードを持たない命令の実行と同
様に高速な処理が行なえるという効果がある。
４、阻血の簡ＪｋＬな説明
第１図は、本発明による情報処理装置の一実施例を示す
図で、命令デコード部のみを記載したブロック図、第２
図は第１図に示す実施例で処理される命令の形式を説明
するための図、第３図は第１図におけるエンコード回路
の詳細な９珂を示す図、第４図は第１図に示す実施例で
処理される命令のうち、コンプリメンタリコードをもつ
命令の一覧を示す図、第５図は第３図に示すエンコード
回路２の入出力の対応を示す図である。
図で、命令デコード部のみを記載したブロック図、第２
図は第１図に示す実施例で処理される命令の形式を説明
するための図、第３図は第１図におけるエンコード回路
の詳細な９珂を示す図、第４図は第１図に示す実施例で
処理される命令のうち、コンプリメンタリコードをもつ
命令の一覧を示す図、第５図は第３図に示すエンコード
回路２の入出力の対応を示す図である。
１・・・命令レジスタ ２・・・エンコード回路３・
・・オペコードデコーダ ４・・・コンプリメンタリコードデコーダ５・・・セレ
クタ ２１．２２．２３・・・論理和回路 ２４・・・論理積回路 ２５・・・否定回路特許出願
人 日本を気株式会社 代理人 弁理士 井 ノ ロ 壽２１図 才２図 ２３図 Ｌ−２２Ｊ’覗−＝Ｊ
・・オペコードデコーダ ４・・・コンプリメンタリコードデコーダ５・・・セレ
クタ ２１．２２．２３・・・論理和回路 ２４・・・論理積回路 ２５・・・否定回路特許出願
人 日本を気株式会社 代理人 弁理士 井 ノ ロ 壽２１図 才２図 ２３図 Ｌ−２２Ｊ’覗−＝Ｊ
Claims (1)
- 定まつたビット長を持ち、命令で実行すべき動作の種類
を指定するオペコードと、定まつたビット長を持ち、前
記オペコードによつてさらに前記動作の詳細を指定する
コンプリメンタリコードとを有する命令語を実行し、そ
れぞれ定まつた制御対象を制御する複数のフィールドか
ら一語が構成された制御語を複数格納し、前記命令語の
オペコードによつて検索されるオペコードデコーダを有
する情報処理装置において、前記オペコードデコーダに
、コンプリメンタリコードを持つ命令であることを示す
Ｖフィールドを設け、前記命令語のオペコードとコンプ
リメンタリコードの全部または一部のビットを入力し、
入力に対応したエンコード出力を生成するエンコード回
路と、前記オペコードデコーダの一部のフィールドと同
一の制御対象を制御するフィールドを有しており、前記
エンコード回路の出力によつて検索されるコンプリメン
タリコードデコーダと、前記オペコードデコーダと前記
コンプリメンタリコードデコーダの両方に含まれた同一
の制御対象を制御するフィールドの出力のそれぞれを前
記オペコードデコーダのＶフィールドの出力によつて選
択する選択手段とを設けて構成したことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30290486A JPS63155327A (ja) | 1986-12-19 | 1986-12-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30290486A JPS63155327A (ja) | 1986-12-19 | 1986-12-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155327A true JPS63155327A (ja) | 1988-06-28 |
Family
ID=17914506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30290486A Pending JPS63155327A (ja) | 1986-12-19 | 1986-12-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155327A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515526A (en) * | 1978-07-17 | 1980-02-02 | Nec Corp | Microprogram control circuit |
| JPS55154635A (en) * | 1979-05-21 | 1980-12-02 | Hitachi Ltd | Data processor |
-
1986
- 1986-12-19 JP JP30290486A patent/JPS63155327A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515526A (en) * | 1978-07-17 | 1980-02-02 | Nec Corp | Microprogram control circuit |
| JPS55154635A (en) * | 1979-05-21 | 1980-12-02 | Hitachi Ltd | Data processor |
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