JPS6315516A - Synchronizing interface circuit for internal timing digital - Google Patents
Synchronizing interface circuit for internal timing digitalInfo
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- 238000001514 detection method Methods 0.000 claims abstract description 7
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract description 28
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract description 28
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 17
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 16
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 abstract description 2
- 230000001276 controlling effect Effects 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract description 2
- 230000011664 signaling Effects 0.000 abstract 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 27
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 27
- 238000010586 diagram Methods 0.000 description 10
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 6
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 6
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010587 phase diagram Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、内部タイミングデジタル同期化インターフェ
ース回路に関し、特に固体連像装置における同期信号発
生器の水平駆動パルスと固体描像素子の水平読出しパル
スとの同期を行うためのノンターフエース回路に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an internal timing digital synchronization interface circuit, and in particular to a horizontal drive pulse of a synchronization signal generator in a solid-state imaging device, a horizontal readout pulse of a solid-state image element, The present invention relates to a non-interface circuit for synchronizing.
従来から、外部から与えられるクロックＣＬＫ１に基づ
いて内部タイミングがリセットされ、クロックＣＬＫ２
によって内部タイミングが作成される装置としては、デ
ジタル回路構成のものとして第５図（ａ）に示す構成が
知られている。第５図において、１．２は夫々フリップ
・フロップ、３はカウンタ、４はナンド回路、５はノッ
ト回路である。Conventionally, the internal timing is reset based on the clock CLK1 given from the outside, and the internal timing is reset based on the clock CLK2.
As an apparatus for creating internal timing using a digital circuit configuration, the configuration shown in FIG. 5(a) is known. In FIG. 5, 1 and 2 are flip-flops, 3 is a counter, 4 is a NAND circuit, and 5 is a NOT circuit.
この回路においては、第５図（ｂ）にそのタイムチャー
トを示す如く、−最には、クロックＣＬＫＩとＣＬＫ２
との間の位相関係が図示ｄ、、ｄ２の如く与えられ、
（Ａ）クロックＣＬＫ １の立上りの後に現れたりロッ
クＣＬＫ２の立下りによってフリップ・フロップＦＦ１
がセットされ、
（Ｂ）クロックＣＬＫ １の立下りの後に現れたクロッ
クＣＬＫ２の立下りによってフリップ・フロップＦＦＩ
がリセットされ、
（Ｃ） フリップ・フロップＦＦＩのセント状態のもと
で次に現れたクロックＣＬＫ２の立下りによって、フリ
ップ・フロップＦＦ２がセットされるようにされ、
（Ｄ）ナンド回路４の出力によって、ｎ進カウンタ３が
リセットされ、
（Ｅ）以後クロックＣＬＫ２の立上りによってカウンタ
３が歩進され、該内容によって内部タイミングがｒＯＪ
、ｒｌＪ、・・・「ｎ」として与えられてゆく。In this circuit, as shown in the time chart in FIG. 5(b), the clocks CLKI and CLK2 are
(A) The flip-flop FF1 appears after the rising edge of the clock CLK1 or the falling edge of the lock CLK2.
(B) The flip-flop FFI is set by the falling edge of the clock CLK2 that appears after the falling edge of the clock CLK1.
is reset, (C) the flip-flop FF2 is set by the next falling edge of the clock CLK2 under the cent state of the flip-flop FFI, and (D) the output of the NAND circuit 4 sets the flip-flop FF2. , the n-ary counter 3 is reset, and (E) thereafter, the counter 3 is incremented by the rise of the clock CLK2, and the internal timing is changed to rOJ by the contents.
, rlJ, . . . are given as "n".
この回路は通常は上述の如く動作するが、クロックＣＬ
Ｋ ｌとＣＬＫ２との間にジッタが生じると、第５図ｔ
ｅｌに示す如く、ある場合にはクロックＣＬＫ２の図示
パルス「ｌ」の立下りで上記ナンド回路４がリセット・
パルスを発したり、またある場合には図示点線の如くク
ロックＣＬＫ２の図示パルス「２」の立下りでリセット
・パルスを発したりすることとなる。このために、図示
点線の場合には、カウンタ３が所定のｎ進に達する前に
リセットされることが生じて、内部タイミングに抜けを
生じることとなる。この問題をな（するために、第５図
（′ｂ）に示す如く位相関係ｄ、、ｄ２を正しくとるよ
う設計されるが、クロックＣＬＫ １を与える線の線長
が長くなったりすると、上記圧しい位相関係を保ち得な
くなることが生じる。This circuit normally operates as described above, but the clock CL
If jitter occurs between Kl and CLK2,
As shown in el, in some cases, the NAND circuit 4 is reset at the falling edge of the clock CLK2 pulse "l".
A pulse is emitted, and in some cases, a reset pulse is emitted at the falling edge of pulse "2" of the clock CLK2 as shown by the dotted line in the figure. For this reason, in the case of the dotted line in the figure, the counter 3 may be reset before reaching the predetermined n-ary value, resulting in a gap in internal timing. In order to solve this problem, the design is such that the phase relationships d, d2 are correct as shown in FIG. It may become impossible to maintain a strong phase relationship.
このような従来の内部タイミングデジタル同期化インタ
ーフェース回路の問題点を解決できるものとして、特公
昭５９−４８４１０号公報記載の内部タイミングデジタ
ル同期化インターフェース回路が既に開発されている。An internal timing digital synchronization interface circuit described in Japanese Patent Publication No. 59-48410 has already been developed as a device capable of solving the problems of the conventional internal timing digital synchronization interface circuit.
この内部タイミングデジタル同期化インターフェース回
路は、内部タイミングを規制するクロックＣＬＫ２と該
クロックＣＬＫ２に対して周期が整数倍関係にあるクロ
ックＣＬＫ１とが供給され、上記クロックＣＬＫ１にも
とづいて上記内部タイミングが周期的にリセットされる
装置における内部タイミングデジタル同期化インターフ
ェース回路において、上記クロックＣＬＫＩとクロック
ＣＬＫ２とのクリティカルな位相関係を検出するジッタ
検出部を設け、該ジッタ検出部の出力にもとづいて、上
記クロックＣＬＫ２と該クロックＣＬＫ２の位相を反転
させた＊クロックＣＬＫ２とを選択し、該選択結果のク
ロックＣＬＫ３に基づいて上記内部タイミングを決定す
るようにしたものである。以下図面を参照して説明する
。This internal timing digital synchronization interface circuit is supplied with a clock CLK2 that regulates internal timing and a clock CLK1 whose period is an integral multiple of the clock CLK2, and the internal timing is periodically controlled based on the clock CLK1. In an internal timing digital synchronization interface circuit in a device that is reset to *Clock CLK2, which is obtained by inverting the phase of clock CLK2, is selected, and the internal timing is determined based on clock CLK3 as a result of the selection. This will be explained below with reference to the drawings.
第６図はこの従来例の構成、第７図はこの動作を説明す
るタイムチ中−トを示す。FIG. 6 shows the configuration of this conventional example, and FIG. 7 shows a time chart for explaining this operation.
図中、６は歯抜はクロックＣＬＫ４発生部、７はジッタ
検出部、８はクロック位相反転部、ＣＬＫｌ、ＣＬＫ２
は第５図に対応するクロック、＊ＣＬＫ２はクロックＣ
ＬＫ ２の反転クロック、ＣＬＫ３は内部動作クロック
、ＣＬＫ４は歯抜はクロック、９ないし１４は夫々フリ
ップ・フロップ、１５ないし２０は夫々アンド回路、２
１はナンド回路、２２ないし２４は夫々ノット回路、２
５はオア回路である。In the figure, 6 is a clock CLK4 generation part, 7 is a jitter detection part, 8 is a clock phase inversion part, CLK1, CLK2
is the clock corresponding to Fig. 5, *CLK2 is the clock C
LK2 is an inverted clock, CLK3 is an internal operation clock, CLK4 is a clock, 9 to 14 are flip-flops, 15 to 20 are AND circuits, 2
1 is a NAND circuit, 22 to 24 are each a NOT circuit, 2
5 is an OR circuit.
第７図に示したタイムチャートを参照すると明瞭となる
如く、
（１） クロック位相反転部８におけるフリップ・フ
ロップ１４がリセット状態にあるとき、クロックＣＬＫ
２がアンド回路１９をへてそのままクロックＣＬＫ３と
して出力される。As will become clear when referring to the time chart shown in FIG. 7, (1) When the flip-flop 14 in the clock phase inverter 8 is in the reset state, the clock CLK
2 passes through the AND circuit 19 and is output as is as the clock CLK3.
（２） またフリップ・フロップ１４がセット状態に
あるとき、クロックＣＬＫ２がノット回路２４によって
反転され、該反転されたクロック＊ＣＬＫ２がアンド回
路１８をへてクロックＣＬ、 Ｋ ３として出力される
。(2) When the flip-flop 14 is in the set state, the clock CLK2 is inverted by the NOT circuit 24, and the inverted clock *CLK2 is outputted through the AND circuit 18 as the clock CL, K3.
（３）クロックＣＬＫ３によって、外部から与えられる
クロックＣＬＫＩをフリップ・フロップ９によって監視
する。(3) The flip-flop 9 monitors the externally applied clock CLKI using the clock CLK3.
（４）そしてフリップ・フロップ９のセット出力Ｑとフ
リップ・フロップ１０のリセット出力Ｑとによってアン
ド回路１５がオンされ、ノット回路２２をへて、第５図
のカウンタ３に相当するカウンタをリセットする。(4) Then, the AND circuit 15 is turned on by the set output Q of the flip-flop 9 and the reset output Q of the flip-flop 10, passes through the NOT circuit 22, and resets the counter corresponding to the counter 3 in FIG. .
（５）ジッタ検出部７におけるフリップ・フロラプ１２
は、クロ、りＣＬＫｌに対応して、即ちアンド回路１６
の出力りによってリセットされ、後述する歯抜はクロッ
クＣＬＫ４の個数が次のリセットが行われるまでの間に
偶数であるか奇数であるかがチェックされる。(5) Flip/Florap 12 in jitter detection section 7
corresponds to CLKl, that is, AND circuit 16
The number of clocks CLK4 is checked to see whether it is an even number or an odd number until the next reset is performed.
（６）第７図のクロックＣＬＫ１のパルス「Ｉ」。(6) Pulse “I” of clock CLK1 in FIG.
ｒｎＪの場合の如き位相関係にある場合、歯抜はクロッ
クＣＬＫ４の個数は偶数（図示の場合「４」）であり、
図示出力Ａが論理「１」にあるときにはアンド回路１７
がオンされず、フリップ・フロップ１３．１４は夫々リ
セット状態にある。When there is a phase relationship such as in the case of rnJ, the number of clocks CLK4 is an even number (“4” in the illustrated case),
When the illustrated output A is at logic “1”, the AND circuit 17
is not turned on, and flip-flops 13 and 14 are each in a reset state.
（７） このために、クロックＣＬＫ３としては、ア
ンド回路１９を経て与えられるクロックＣＬＫ２がその
ままクロックＣＬＫ３となる。そして第５図のカウンタ
３を歩進する。(7) Therefore, as the clock CLK3, the clock CLK2 applied via the AND circuit 19 becomes the clock CLK3. Then, the counter 3 in FIG. 5 is incremented.
（８）そして、この場合、アンド回路２０は出力Ｂが論
理「１」にある間のクロックＣＬＫ３によってオンされ
、図示タイムチャートの如く、リセット出力りが現れる
１周期の間に、歯抜はクロックＣＬＫ４として４個のパ
ルスを発生している。(8) In this case, the AND circuit 20 is turned on by the clock CLK3 while the output B is at logic "1", and as shown in the time chart shown, tooth extraction is performed by the clock CLK3 during one period when the reset output appears. Four pulses are generated as CLK4.
（９）上記に対して、クロックＣＬＫ１のパルスｒＩ［
［Ｊの如くジッタが生じたとすると、歯抜はクロックＣ
ＬＫ４は３個となり、出力Ａが論理「１」となったタイ
ミングにおいてフリップ・フロップ１２がセント状態に
あることから、アンド回路１７がオンする。(9) In contrast to the above, pulse rI[ of clock CLK1
[If jitter occurs as shown in J, the tooth extraction is performed by clock C
There are three LK4s, and since the flip-flop 12 is in the cent state at the timing when the output A becomes logic "1", the AND circuit 17 is turned on.
叫 これによってフリップ・フロップ１３と１４とが将
棋だおしにセットされ、クロックＣＬＫ３としてクロッ
ク＊ＣＬＫ２が選択されることとなる。そして以後クロ
ックＣＬＫ３はクロックＣＬＫ２の反転されたもの、即
ちクロック＊ＣＬＫ２となる。As a result, flip-flops 13 and 14 are set to shogi, and clock *CLK2 is selected as clock CLK3. Thereafter, the clock CLK3 becomes the inverted version of the clock CLK2, that is, the clock *CLK2.
Ｑυ クロックＣＬＫ １のパルス「■」が到達した場
合、第７図図示の如く、歯抜はクロックＣＬＫ４は５個
を数えることとなるが、フリップ・フロップ１３．１４
が２段存在しているため、このとき直ちにフリップ・フ
ロップ１４が反転されることはない。即ち、フリップ・
フロップ１４ （又は１３）は歯抜はクロックＣＬＫ４
の個数が奇数に変化した直後の過渡状態を抑止する働き
をもっている。Qυ When the pulse "■" of clock CLK 1 arrives, as shown in FIG.
Since there are two stages, the flip-flop 14 is not immediately inverted at this time. That is, flip
Flop 14 (or 13) is clock CLK4
It has the function of suppressing the transient state immediately after the number of objects changes to an odd number.
なお、第５図図示の如く、クロックＣＬＫ２をそのまま
内部タイミングを規制するクロックとして用いた場合、
第７図の最下段に示す如くカウンタのリセット位置が不
確定なものとなるものである。Note that, as shown in FIG. 5, when the clock CLK2 is used as it is as a clock for regulating internal timing,
As shown in the bottom row of FIG. 7, the reset position of the counter is uncertain.
従ってこの従来回路によれば、クロックＣＬＫ１とクロ
ックＣＬＫ２との位相関係に細心の注意を払う必要がな
くなり、ジッタが生じたとしても内部タイミングに抜け
を生じることがない。またいわば純デジタル的に上記の
問題を解決しており、いわゆるＰＬＬ回路などを用い得
ない場合やコスト面で制約がある場合には特に有効なも
のである。Therefore, according to this conventional circuit, there is no need to pay close attention to the phase relationship between the clock CLK1 and the clock CLK2, and even if jitter occurs, there will be no omission in internal timing. Furthermore, the above problem is solved in a purely digital manner, so to speak, and it is particularly effective when a so-called PLL circuit cannot be used or when there are cost constraints.
しかるにこの特公昭５９−４８４１０号公報記載の内部
タイミングデジタル同期化インターフェース回路では、
出力クロック位相切替時に位相可変な選択回路を用いて
フリップ・フロップのＱ、 Ｑ出力を切替えていたの
で、その素子の立上り又は立下り特性及びインバータに
よる遅延により、位相切換えを行うと出力クロックの遅
延、パルス幅に変化が生じ、この出力クロックを固体撮
像素子の読出しクロックに用いた場合、その動作状態が
変わってしまうという問題があった。However, in the internal timing digital synchronization interface circuit described in Japanese Patent Publication No. 59-48410,
When switching the output clock phase, a phase-variable selection circuit was used to switch the Q and Q outputs of the flip-flop, so due to the rise or fall characteristics of the element and the delay caused by the inverter, the output clock would be delayed when the phase was switched. However, there is a problem in that the pulse width changes, and when this output clock is used as a readout clock of a solid-state image sensor, its operating state changes.
この発明は、上記のような問題点を解消するためになさ
れたもので、クリティカルな同期位相関係を検出し、そ
の状態を脱する様にクロック位相を調整するとともに、
調整後も出力クロックの遅延パルス幅に変化を生じさせ
ることのない内部タイミングデジタル同期化インターフ
ェース回路を得ることを目的とする。This invention was made to solve the above-mentioned problems, and it detects the critical synchronization phase relationship, adjusts the clock phase to escape from that state, and
An object of the present invention is to obtain an internal timing digital synchronization interface circuit that does not cause a change in the delay pulse width of an output clock even after adjustment.
この発明に係る内部タイミングデジタル同期化インター
フェース回路は、出力クロックと同期信号とのクリティ
カルな位相関係を検出する回路を設け、該回路の出力で
出力クロックを得る分周回路を・制御するように構成し
たものである。The internal timing digital synchronization interface circuit according to the present invention is configured to include a circuit that detects a critical phase relationship between an output clock and a synchronization signal, and to control a frequency divider circuit that obtains an output clock using the output of the circuit. This is what I did.
この発明においては、出力クロックと同期信号とのクリ
ティカルな位相関係を検出する回路の出力により、出力
クロックを得る分周回路が制御されるから、同期信号と
出力クロックとの間の位相関係がクリティカルとなって
も該分周回路の出力クロック位相が安定状態に戻される
。In this invention, since the frequency divider circuit that obtains the output clock is controlled by the output of the circuit that detects the critical phase relationship between the output clock and the synchronous signal, the phase relationship between the synchronous signal and the output clock is critical. Even if this happens, the output clock phase of the frequency divider circuit is returned to a stable state.
また分周回路のカウント制御によりその出力クロックの
移相を切替えているから、クロック位相調整が行われて
もその遅延、パルス幅は変化しない。Furthermore, since the phase shift of the output clock is changed by the count control of the frequency dividing circuit, the delay and pulse width do not change even if the clock phase is adjusted.
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による内部タイミングデジタル同
期化インターフェース回路を示し、図において、１０１
は同期信号（第１のクロック）ＣＬＫ １をサンプルす
るフリップ・フロップ、１０２はフリップ・フロップ１
０１の出力をそのデータ入力とするフリップ・フロップ
、１０３は出力クロック（第３のクロック）ＣＬＫ３の
偶奇を数えるフリップ・フロップ、１０４は内部タイミ
ングを規制する第２のクロックＣＬＫ２を分周して出力
クロックＣＬＫ３を得る分周用フリップ・フロップ、１
０５はＡＮＤゲートであり、該ＡＮＤゲート１０５は上
記フリップ・フロップ１０３とともに同期クロックＣＬ
Ｋ １と出力クロックＣＬＫ３とのクリティカルな位相
関係を検出するジッタ検出部１）０を構成している。な
おこの出力クロックＣＬＫ３は図示しない内部カウンタ
に出力され、該内部カウンタにより上記同期信号ＣＬＫ
１が作成される。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows an internal timing digital synchronization interface circuit according to one embodiment of the invention, in which 101
is a flip-flop that samples the synchronization signal (first clock) CLK 1, and 102 is a flip-flop 1
A flip-flop that takes the output of 01 as its data input, 103 a flip-flop that counts whether the output clock (third clock) CLK3 is even or odd, and 104 that divides and outputs the second clock CLK2 that regulates internal timing. Frequency division flip-flop to obtain clock CLK3, 1
05 is an AND gate, and the AND gate 105 is connected to the synchronous clock CL along with the flip-flop 103.
It constitutes a jitter detection section 1)0 that detects the critical phase relationship between K1 and the output clock CLK3. Note that this output clock CLK3 is output to an internal counter (not shown), and the internal counter outputs the synchronization signal CLK3.
1 is created.
また第２図は安定状態で動作する本回路のタイミングを
示す図であり、第３図は例えば温度低下などにより、同
期信号ＣＬＫ１の位相が進み出力クロックＣＬＫ３との
位相関係がクリティカルになった状態を示し、第４図は
前述とは逆に温度上昇などにより、同期信号ＣＬＫ １
の位相が遅れた場合を示す図である。Furthermore, Fig. 2 is a diagram showing the timing of this circuit operating in a stable state, and Fig. 3 is a diagram showing a state in which the phase of the synchronization signal CLK1 has advanced due to a drop in temperature, for example, and the phase relationship with the output clock CLK3 has become critical. , and FIG. 4 shows that, contrary to the above, due to a rise in temperature, the synchronization signal CLK 1
FIG. 12 is a diagram showing a case where the phase of is delayed.
次に動作について第２図ないし第４図を用いて説明する
。まず第２図に示すように、同期信号ＣＬＫＩと出力信
号ＣＬＫ３との位相関係がクリティカルでない場合、フ
リップ・フロップ１０４はクロックＣＬＫ２を単に２分
周したものを出力クロックＣＬＫ３として出力する。Next, the operation will be explained using FIGS. 2 to 4. First, as shown in FIG. 2, if the phase relationship between the synchronization signal CLKI and the output signal CLK3 is not critical, the flip-flop 104 simply divides the clock CLK2 by two and outputs the result as the output clock CLK3.
フリップ・フロップ１０１はこの出力クロックＣＬＫ３
の立上りにて同期信号ＣＬＫ １をラッチし、そのＱ出
力はフリップ・フロップ１０２によりｌクロック（ＣＬ
Ｋ２）分遅延される。そしてこのフリップ・フロップ１
０１のＱ出力とフリップ・フロップ１０２のＱ出力とに
より同期信号ＣＬＫＩに立上りが生じたことが示される
。The flip-flop 101 uses this output clock CLK3.
The synchronizing signal CLK 1 is latched at the rising edge of
K2) will be delayed. And this flip flop 1
The Q output of 01 and the Q output of flip-flop 102 indicate that the synchronization signal CLKI has risen.
フリップ・フロップ１０３はフリップ・フロップ１０２
のＱ出力の立上りより出力クロックＣＬＫ３の偶奇のカ
ウントを開始しており、この第２図の場合、上述の同期
信号ＣＬＫ １の立上り時にそのカウントの偶奇が正規
のものと一敗するので、ＡＮＤゲート１０５の出力は常
に“Ｏ”であり、出力クロックＣＬＫ３の位相の反転は
行われない。Flip-flop 103 is flip-flop 102
The even/odd count of the output clock CLK3 is started from the rising edge of the Q output of the output clock CLK3, and in the case of FIG. The output of gate 105 is always "O", and the phase of output clock CLK3 is not inverted.
これに対し、第３図あるいは第４図のように、同期信号
ＣＬＫＩの位相が進むかあるいは遅れた場合、フリップ
・フロップ１０３のＱ出力が“ｌ゛となり、ＡＮＤゲー
ト１０５の出力は同期信号ＣＬＫＩの立上りに一度だけ
“１″になり、分周用フリップ・フロップ１０４を制御
して出力クロックＣＬＫ３の位相を１８０＠反転させる
。な苔この位相の反転はクロックＣＬＫ １の位相進み
または位相遅れがクロックＣＬＫ２の１クロックに満た
ない場合及び２クロックを超える場合には行われないも
のであり、第３図及び第４図のクロックＣＬＫ １はい
ずれもそのクロックの切替えが行われる最小の位相のず
れを示している。On the other hand, as shown in FIG. 3 or 4, when the phase of the synchronizing signal CLKI is advanced or delayed, the Q output of the flip-flop 103 becomes "l", and the output of the AND gate 105 It becomes "1" only once at the rising edge of CLK1, and controls the frequency dividing flip-flop 104 to invert the phase of the output clock CLK3 by 180@. This is not performed if the clock CLK2 is less than one clock or exceeds two clocks, and the clock CLK1 in Figures 3 and 4 is the minimum phase shift at which the clock is switched. It shows.
このように、本実施例によれば、出力クロックＣＬＫ３
の偶奇をカウントし、同期信号ＣＬＫ １の立上り時に
その偶奇が正規のものでなくなった時にフリップ・フロ
ップ１０４を制御し、そのＱ出力から得られる出力クロ
ックＣＬＫ３の立下り位相を１８０６遅らせて出力する
ようにしたので、同期信号ＣＬＫＩと出力クロックＣＬ
Ｋ３とがクリティカルな位相関係となった時その状態を
脱するように出力クロックの位相が切替えられ、しかも
その切替えが特公昭５９−４８４１０号公報記載の従来
方式のように遅延、パルス幅が必ずしも等しくない、同
一フリップ・フロップのＱ、Ｑ出力を切替えることによ
り行われるのではなく、フリップ・フロップＱ出力の立
下り位相をずらせることによりＱ出力のみで位相の切替
えが行われるので、固体撮像装置のようにパルス要求の
厳しいものに用いてもその誤動作を招くことのない、遅
延、パルス幅が一定の出力クロックが得られる、という
効果がある。In this way, according to this embodiment, the output clock CLK3
, and when the even/odd count is no longer normal at the rising edge of the synchronization signal CLK 1, the flip-flop 104 is controlled, and the falling phase of the output clock CLK 3 obtained from the Q output is delayed by 1806 and output. Since the synchronization signal CLKI and the output clock CL
When a critical phase relationship with K3 is reached, the phase of the output clock is switched to escape from that state, and the switching does not necessarily have a delay or pulse width as in the conventional method described in Japanese Patent Publication No. 59-48410. The phase switching is not done by switching the Q and Q outputs of the same flip-flop, which are unequal, but by shifting the falling phase of the flip-flop Q output, and the phase is switched only by the Q output. This has the effect of providing an output clock with constant delay and pulse width that will not cause malfunction even when used in devices with strict pulse requirements such as devices.
なお、上記実施例では内部カウンタリセットパルスは取
り出さなかったが、これはフリップ・フロップ１０１の
Ｑ出力とフリップ・フロップ１０２のＱ出力とのＡＮＤ
をとることにより容易に作成可能である。Note that in the above embodiment, the internal counter reset pulse was not taken out, but it is an AND of the Q output of the flip-flop 101 and the Q output of the flip-flop 102.
It can be easily created by taking .
以上のように、この発明に係る内部タイミングデジタル
同期化インターフェース回路によれば、出力クロックの
位相を分周カウンタを制御することにより可変するよう
にしたので、位相が変化しても出力クロックの遅延、パ
ルス幅が変化せず、固体撮像装置などパルスに対する要
求が厳しいものに用いて極めて有効である。As described above, according to the internal timing digital synchronization interface circuit according to the present invention, the phase of the output clock is varied by controlling the frequency division counter, so even if the phase changes, the output clock is delayed. Since the pulse width does not change, it is extremely effective for use in devices with strict pulse requirements, such as solid-state imaging devices.
第１図はこの発明の一実施例による内部タイミングデジ
タル同期化インターフェース回路を示す論理接続図、第
２図は第１図の装置の安定状態における動作を示すタイ
ミング図、第３図はクリティカルな位相を検出した時の
動作を示すタイミング図、第４図は他のクリティカルな
位相を検出した時の動作を示すタイミング図、第５図は
従来の内部タイミングデジタル同期化インターフェース
回路を示す図で、第５図［ａ）はその回路構成を示す図
、第５図（ｂ）、 ｆｃ）はその問題点を説明するため
のタイムチャート図、第６図は他の従来装置の回路構成
を示す図、第７図はそのタイムチャート図である。
図において、１０１〜１０３はフリップ・フロップ、１
０４は分周用のフリップ・フロップ（分周カウンタ）、
１０５はＡＮＤゲート、１）０はジッタ検出部、ＣＬＫ
１は同期信号（第１のクロック）、ＣＬＫ２は内部タ
イミングを規制するクロック（第２のクロック） 、Ｃ
ＬＫ３は出力クロック（第３のクロック）である。1 is a logical connection diagram illustrating an internal timing digital synchronization interface circuit according to an embodiment of the present invention; FIG. 2 is a timing diagram illustrating steady-state operation of the apparatus of FIG. 1; and FIG. 3 is a critical phase diagram. 4 is a timing diagram showing the operation when another critical phase is detected. FIG. 5 is a diagram showing the conventional internal timing digital synchronization interface circuit. Fig. 5 [a] is a diagram showing the circuit configuration thereof, Fig. 5 (b), fc) is a time chart diagram for explaining the problem, Fig. 6 is a diagram showing the circuit configuration of another conventional device, FIG. 7 is a time chart thereof. In the figure, 101 to 103 are flip-flops, 1
04 is a flip-flop for frequency division (frequency division counter),
105 is an AND gate, 1) 0 is a jitter detection section, CLK
1 is a synchronization signal (first clock), CLK2 is a clock that regulates internal timing (second clock), C
LK3 is an output clock (third clock).
Claims (1)
クロックに対して周期が偶数倍関係にある第１クロック
とが供給され、上記第１クロックに基づいて上記内部タ
イミングを決定する第３出力クロックを出力する内部タ
イミングデジタル同期化インターフェース回路において
、 上記第１クロックと上記第３出力クロックとのクリティ
カルな位相関係を検出するジッタ検出部を設け、 該ジッタ検出部の出力に基づいて上記第３クロックを得
る分周カウンタのカウントを制御し上記第３クロックの
位相を変化させるようにしたことを特徴とする内部タイ
ミングデジタル同期化インターフェース回路。(1) A second clock that regulates internal timing and the second clock that regulates internal timing.
In the internal timing digital synchronization interface circuit, the internal timing digital synchronization interface circuit is supplied with a first clock whose period is an even multiple of the clock, and outputs a third output clock that determines the internal timing based on the first clock. A jitter detection unit is provided to detect a critical phase relationship between the first clock and the third output clock, and based on the output of the jitter detection unit, the count of a frequency division counter that obtains the third clock is controlled, and the third output clock is controlled. An internal timing digital synchronization interface circuit characterized in that the phase of the internal timing digital synchronization interface circuit is changed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160548A JP2708151B2 (en) | 1986-07-07 | 1986-07-07 | Internal timing digital synchronization interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160548A JP2708151B2 (en) | 1986-07-07 | 1986-07-07 | Internal timing digital synchronization interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315516A true JPS6315516A (en) | 1988-01-22 |
| JP2708151B2 JP2708151B2 (en) | 1998-02-04 |
Family
ID=15717368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160548A Expired - Lifetime JP2708151B2 (en) | 1986-07-07 | 1986-07-07 | Internal timing digital synchronization interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708151B2 (en) |
-
1986
- 1986-07-07 JP JP61160548A patent/JP2708151B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2708151B2 (en) | 1998-02-04 |
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