JPS63152091A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭに関し、例えばシェ
アード型センスアンプを用いるとともに、ランダム入出
力回路とシリアル入出力回路を備えたダイナミック型Ｒ
ＡＭに利用して有効な技術に関するものである。

〔従来の技術〕

文字及び図形をＣＲＴ　（陰極線管）の画面上に表示さ
せる画像処理用のＲＡＭとして、例えば、日経マグロウ
ヒル社１９８５年２月１１日付ｒ口経エレクトロニクス
」頁２１９〜頁２２９に記載されたシリアルアクセスメ
モリ　（デュアルポートＲＡＭ）が公知である。このＲ
ＡＭは、メモリアレイのデータ線をスイッチ回路を介し
てデータレジスタにパラレルに接続させ、このデータレ
ジスタと外部端子との間でデータをシリアルに出力させ
るようにするものである。これにより、選択されたワー
ド線に結合されたメモリセルの記憶情報がシリアルに出
力されるので、ＣＲＴのラスクスキャンタイミングに同
期した画素データの取り出しが容易に行えるものとなる
。

〔発明が解決しようとする問題点〕

ところで、　ダイナミック型ＲＡＭにおける１ビツトの
メモリセルＭＣは、情報記憶キャパシタＣｓとアドレス
選択用ＭＯ３ＦＥＴＱｍとからなり、論理“１”、“０
”の情報はキャパシタＣｓに電荷が有るか無いかの形で
記憶される。上記メモリセルの記憶情報の読み出しは、
ＭＯ３ＦＥＴＱｍをオン状態にしてキャパシタＣｓを共
通のデータ線ＤＬにつなぎ、データ線ＤＬの電位がキャ
パシタＣｓに蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行われる。上記の
ＲＡＭにあっては、メモリセルＭＣを小さく形成し、か
つ共通のデータ線ＤＬに多くのメモリセルをつないで高
集積大容量のメモリマトリックスにしであるため、上記
キャパシタＣｓと、共通のデータ線ＤＬの浮遊容量ＣＯ
との関係は、Ｃｓ　／　Ｃｏの比が非常に小さな値にな
る。

したがって、約１Ｍビットのような大記憶容量を持つダ
イナミック型ＲＡＭの開発にあたっては、メモリセルを
構成する素子がよりいっそう微細化されるものであるた
め、上記Ｃｓ　／　Ｃｏの比が益々小さくなり、上記の
ような大記憶容量化を行う上でのネックになっている。

そこで、本願発明者等は、データ線を分割して、その分
割点に伝送ゲー）ＭＯＳＦＥＴを介してセンスアンプを
配置するというシェアード型センスアンプ方式を採用す
ることによりデータ線長及びそれに接続されるメモリセ
ルの数を半減させることを検討した。

しかしながら、上記のようにシアル入出力機能を設ける
場合、上記センスアンプに対応してランダム入出力用回
路及びシリアル入出力用回路を設けられるため、回路規
模が大きくなってまうという問題が生じる。

この発明の目的は、高集積化を実現したシェアード型セ
ンス方式のダイナミック型ＲＡＭを提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、一対のメモリアレイからの記憶情報を選択的
に受けてセンス動作を行うシェアード型センス方式のダ
イナミック型ＲＡＭにおいて、上記一方のメモリアレイ
のデータ線に上記両メモリアレイに対して共通に用いら
れるシリアル入出力回路又はランダム入出力用のカラム
スイッチとカラムデコーダを配置する。

〔作　用〕

上記した手段によれば、１つのシリアル入出力回路又は
ランダム入出力用の回路に対して左右対称的に２組のメ
モリアレイ及びシェアード型センスアンプを配置できる
ため、ＲＡＭの高集積化が実現できる。

〔実施例１〕 第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図におけ
るメモリアレイやセンスアンプ及びカラムデコーダ等の
主要な各回路ブロックは、半導体チップにおける実際の
幾何学的な配置にはり合わせて描かれており、公知の半
４体集積回路技術によって、特に制限されないが、１個
の単結晶シリコンから成るような半導体基板上に形成さ
れる。

この実施例は、シェアードセンス方式を採用するととも
に、シリアル入出力機能を付加したダイナミック型ＲＡ
Ｍに向けられている。ＲＡＭを構成する種々の回路は、
後の説明から明らかとなるように、タイミング制御回路
ＴＣからそれぞれ発生される種々のタイミング信号によ
ってそれぞれの動作が制御される。しかしながら、第１
図においては、図面が複雑になることを防ぐためにタイ
ミング制御回路ＴＣと種々の回路との間に設けられるべ
き信号線は省略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、８つのメモリアレイＭ１ないしＭ８を持つ。メモ
リアレイＭ１ないしＭ８のそれぞれは、折り返しビット
線（データ線）方式をもって構成される。それ故に、各
メモリアレイＭｌなしいＭ８は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第１図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。

メモリアレイＭ１とＭ２、Ｍ３とＭ４のそれぞれの相互
、及びメモリアレイＭ５とＭ６、Ｍ７とＭ８の相互は、
それぞれ対とされている。この実施例に従うと、対のメ
モリアレイのそれぞれのデータ線は、互いに実質的に等
しいデータ線容量を持つようにされる。データ線容量を
互いに実質的に等しくさせるため、特に制限されないが
、メモリアレイＭ１とＭ２ないしＭ７とＭ８の相互は、
互いに同じ構成、すなわち、互いに等しい数のデータ線
、メモリセル及びワード線を持つようにされる。

対のメモリアレイＭ１とＭ２との間には、これらのメモ
リアレイによって選択的に利用されるセンスアンプ（シ
ェアード型センスアンプ）ＳＡが設けられている。また
、このセンスアンプＳＡが配置される半導体領域には、
上記２つのメモリアレイＭ１とＭ２によって選択的に利
用されるランダム入出力用のカラムスイッチＣＷ及び入
出力線Ｉ１０が配置される。他の対とされたメモリアレ
イＭ３と４、Ｍ５とＭ６及びＭ７とＭ８との間にも、上
記と同様な構成のセンスアンプＳＡ、カラムスイッチＣ
Ｗ及び入出力線Ｉ１０がそれぞれ配置される。

上記メモリアレイＭ１とそれに対応したセンスアンプＳ
Ａとの間には、それらの相互を選択的に結合させるため
のスイッチ回路Ｓ１が設けられ、同様に、メモリアレイ
Ｍ２と上記センスアンプＳＡとの間には、それらの相互
を選択的に結合させるためのスイッチ回路Ｓ２が設けら
れている。他の対のメモリアレイＭ３とＭ４、Ｍ５とＭ
６及びＭ７とＭ８と、それぞれに対応したセンスアンプ
ＳＡとの間にも、上記同様なスイッチ回路Ｓ３とＳ４、
Ｓ５とＳ６及びＳ７とＳ８が設けられている。

上記対とされたスイッチ回路Ｓ１とＳ２ないしＳ７とＳ
８ば、センスア”ンブＳＡが動作を開始しる時には原則
として後述するようにロウ系タイミング信号によって相
補的にスイッチ制御される。

１つのセンスアンプＳＡに対応された２つのスイッチ回
路Ｓ１と８２は、原則的には、メモリのアクセスの開始
において、その一方がオフ状態にされる。これによって
、一対のメモリアレイＭ１とＭ２のうちの一方がセンス
アンプＳＡから切り離され、他方がセンスアンプＳＡと
結合されたままとされる。言い換えると、一方のメモリ
アレイにおける多対のデータ線がセンスアンプＳＡから
切り離され、他方のメモリアレイにおける多対のデータ
線がセンスアンプＳＡに結合されたままとされる。この
ことは、他のメモリアレイＭ３とＭ４ないしＭ７とＭ８
に対応したセンスアンプＳＡ及びスイッチ回路Ｓ３とＳ
４ないしＳ７とＳ８との関係においても同様である。

上記各センスアンプＳＡは、後述するようなロウ系タイ
ミング信号によってそれぞれの動作が制御される。

なお、第１図の回路ブロックとしてのセンスアンプＳＡ
には、後述するようなダミーセル及びアクチイブリスト
ア回路等が含まれていると理解されたい。また、特に制
限されないが・各メモリアレイＭ１ないしＭ８には、プ
リチャージ回路が設けられるものであると理解されたい
。

図示のＲＡＭは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファＲ
−ＡＤＢ、カラムアドレスバッファＣ−ＡＤＢ、ロウア
ドレス出力回路Ｒ−ＤＲＶ、カラムアドレス出力回路Ｃ
−ＤＲＶ、ロウアドレスデコーダＲＤＣＲｌなしいＲＤ
ＣＲ８，カラムアドレスデコーダＣＤＣＲ１、ＤＥＣ２
、及び上記センスアンプＳＡに対応して設けられるカラ
ムスイッチ回路ＣＷ等から構成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、タイミング制御回路ＴＣから発生されるタイミング
信号によって制御される。

ロウ及びカラムアドレスバッファＲ，Ｃ−ＡＤＢの入力
端子が結合されたＲＡＭの複数からなる外部端子には、
アドレスマルチプレクス方式に従って複数ビットからな
る外部ロウアドレス信号ＡＸ及びカラムアドレス信号Ａ
Ｙが時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号ＡＸの
取り込み制御のためのタイミング信号がタイミング制御
回路ＴＣから発生されると、それに応答して外部ロウア
ドレス信号ＡＸを取り込む。その結果として、ロウアド
レスデコーダＲＤＣＲ１ないしＲＤＣＲ８に供給される
べきロウ系の内部相補アドレス信号がアドレスバッファ
Ｒ−ＡＤＢからアドレス出力回路Ｒ−ＤＲＶを介して出
力される。カラムアドレスバッファＣ−ＡＤＢは、カラ
ムアドレスストローブ信号ＣＡＳの発生に同期してタイ
ミング制御回路ＴＣから同様なタイミング信号が発生さ
れると、それに応答して外部カラムアドレス信号ＡＹを
取り込み、アドレス出力回路Ｃ−ＤＲＶを介してカラム
アドレスデコーダＣＤＣＲ１、ＤＥＣ２に供給されるべ
きカラム系の内部相補アドレス信号を出力する。

ロウアドレスデコーダＲＤＣＲｌなしいＲＤＣＲ８は、
第１図においてメモリアレイＭｌないしＭ８の下側に配
置され、それぞれの出力端子が対応するメモリアレイの
ワード線に結合されている。

これらロウアドレスデコーダＲＤＣＲ１ないしＲＤＣＲ
８は、それぞれの動作が、タイミング制御回路ＴＣから
発生されるワード線選択タイミング信号によって制御さ
れ、そのタイミング信号に同期してワード線選択信号及
びダミーワード線選択信号を出力する。

従って、各メモリアレイＭ１ないしＭ８のワード線は、
ロウアドレスデコーダＲＤＣＲＩないしＲＤＣＲ８によ
って形成されたワード線選択信号がそれぞれ供給される
ことによって選択される。

この場合、ロウアドレスデコーダＲＤＣＲ１とＲＤＣＲ
２ないしＲＤＣＲ７とＲＤＣＲ８とが適当な構成にされ
ることによって、対とされるメモリアレイＭ１とＭ２な
いしＭ７とＭ８のうちの奇数番目のメモリアレイＭ１な
いしＭ７の１本のワード線が選択される時には偶数番目
のメモリアレイＭ２ないしＭ８のワード線は全て非選択
状態にされ、逆に偶数番目のメモリアレイＭ２ないしＭ
８の１本のワード線が選択される時には奇数番目のメモ
リアレイＭ１ないしＭ７のワード線は全て非選択状態に
される。

カラムアドレスデコーダＣＤＣＲ１は、タイミング制御
回路ＴＣから出力されるデータ線選択タイミング信号も
しくはカラム選択タイミング信号によってその動作が制
御され、そのタイミング信号に同期してデータ線選択信
号もしくはカラム選択信号を出力する。カラムアドレス
デコーダＣＤＣＲＩは、図示のようにメモリマットの中
央に配置されている。したがって、カラムアドレスデコ
ーダＣＤＣＲ１の出力線すなわちデータ線選択線は、左
側のメモリアレイＭ４とＭ３とＭ２及び右側のメモリア
レイＭ５とＭ６とＭ７上に延長されてカラムスイッチ回
路ＣＷに結合されている。なお、上記カラムアドレスデ
コーダＣＤＣＲ１の出力線は、後述するようなシリアル
入出力回路ＳＡＭ１とＳＡＭ２におけるシリアル入出力
のための先頭アドレスを指定するポインタにも結合され
るものである。カラムアドレスデコーダＣＤＣＲ１は、
各データ線選択線にそれぞれ出力を与える複数の単位回
路から成る。

上記シェアード型センスアンプＳＡとともに配置される
カラムスイッチ回路ＣＷは、メモリアレイＭ１とＭ２な
いしＭ７とＭ８にそれぞれ対応して設けられるランダム
入出力用の入出力線Ｉ１０とセンスアンプＳＡの入出力
端子との間に設けられ、それぞれカラムアドレスデコー
ダＣＤＣＲ１によって形成されたデータ線選択信号が共
通に供給される。すなわち、上記各カラムスイッチ回路
ＣＷは、上記カラムアドレスデコーダＣＤＣＲ１によっ
て形成された選択信号を受けて上記センスアンプＳＡの
入出力端子と図示しないが縦方向に走る入出力線Ｉ１０
とをそれぞれ結合させる。

ここで、カラムアドレスデコーダＣＤＣＲ１を構成する
単位回路は、それが半導体集積回路技術に従って半導体
基板上に形成されたとき、比較的大きいピッチを持つよ
うになる。この実施例に従うと、カラムスイッチ回路Ｃ
Ｗのそれぞれは、特に制限されないが、上記カラムアド
レスデコーダ回路ＣＤＣＲ１を構成する単位回路の実現
可能なピッチを考慮して１つのデータ線選択信号に応じ
て互いに隣接する４対の相補データ線を４対の相補共通
データ線にそれぞれ同時に結合させるように構成される
。これにより、カラムアドレスデコーダＣＤＣＲ１の各
単位回路は、そのピッチが合計８本のデータ線からなる
ピッチと一致させられる。この構成の場合、合計で１６
ビツトの信号、すなわち、メモリアレイＭ１又はＭ２の
４ビット信号、メモリアレイＭ３又はＭ４の４ビット信
号、メモリアレイＭ５又はＭ６の４ビット信号及びメモ
リアレイＭ７とＭ８の４ビット信号が、カラムアドレス
デコーダＣＤＣＲ１とカラムスイッチ回路ＣＷ１からな
るカラム選択回路によって同時に選択される。特に制限
されないが、この実施例に従うと、合計１６ビツトの信
号の中から８ビツトの信号の選択を行うため、メモリア
レイＭ１とＭ２ないしＭ７とＭ８に対応された４組の入
出力線Ｉ１０とランダム入出力用の入出力回路１０ＢＲ
との間に第２のカラムスイッチ回路ＣＷ１２、ＣＷ３４
、ＣＷ５６及びＣＷ７８が設けられている。

これらの第２のカラムスイッチ回路ＣＷ１２ないしＣＷ
７Ｂは、それぞれの動作が第２のカラムアドレスデコー
ダ回路ＤＥＣ２によって形成される選択信号によって制
御される。なお、４ビツトの単位での入出力を行う場合
、上記４つのカラムスイッチ回路ＣＷ１２ないしＣＷ７
８を択一的に動作させればよい。この場合には、主とし
て上記第２のカラムアドレスデコーダ回路ＤＥＣ２の簡
単な変更と、アドレス発生回路を付加することにより、
４ビツトの単位でのニブルモードによる入出力が可能と
なる。

この実施例では、上記メモリアレイＭ２とＭ３との間、
及びメモリアレイＭ６とＭ７の間に、シリアル入出力回
路ＳＡＭＩとＳＡＭ２がそれぞれ配置される。特に制限
されないが、シリアル入出力回路ＳＡＭＩとＳＡＭ２は
、後述するように上記対とされたデータ線に対応したデ
ータ記憶回路と、これらのデータ記憶回路の入出力端子
をシリアル入出力線に結合ささるスイッチ回路及びこの
スイッチ回路の選択動作を形成するためのシフトレジス
タ及び上記カラムデコーダ回路ＣＤＣＲ１のデコード出
力を受けて、上記シフトレジスタの初期値を記憶するア
ドレスポインタ等を含むものである。

なお、図示しないが、上記シリアル入出力回路ＳＡＭＩ
には、上記メモリアレイＭ２との相互を選択的に結合さ
せるためのスイッチ回路が設けられ、メモリアレイＭ３
と相互を選択的に結合させるためのスイッチ回路が設け
られている。上記メモリアレイＭ６とＭ７との間に設け
られるシリアル入出力回路ＳＡＭ２にも、上記同様なス
イッチ回路が設けられる。

上記対とされたスイッチ回路は、シリアル入出力回路Ｓ
ＡＭＩとＳＡＭ２とメモリアレイとのデータ転送動作に
おいては、相補的にスイッチ制御される。例えばシリア
ル入出力回路ＳＡＭＩと、それを基準にして左側に配置
されるメモリアレイＭ１とＭ２との間でのデータ転送を
行う場合、それに対応したスイッチ回路がオン状態にさ
れ、右側のメモリアレイＭ３とＭ４に対応したスイッチ
回路はオフ状態にされる。また、逆に、シリアル入出力
回路ＳＡＭＩと、それを基準にして右側に配置されるメ
モリアレイＭ３とＭ４との間でのデータ転送を行う場合
、それに対応したスイッチ回路がオン状態にされ、左側
のメモリアレイＭ１とＭ２に対応したスイッチ回路はオ
フ状態にされる。

このことは、他のシリアル入出力回路ＳＡＭ２とメモリ
アレイＭ５とＭ６又はＭ７とＭ８との間でのデータ転送
においても同様である。

上記シリアル入出力回路ＳＡＭＩとＳＡＭ２はの入出力
線は、シリアル入出力回路ｌ０ＢＳに結合される。この
シリアル入出力回路ｌ０ＢＳは、外部端子Ｄｓとの間で
シリアルなデータの授受を行う。

情報の読み出し／書き込み動作を制御するためのタイミ
ング制御回路ＴＣは、外部端子から供給されるロウアド
レスストローブ信号ＲＡＳ、カラムアドレスストローブ
信号ＣＡＳ、ライトイネーブル信号ＷＥ及びシリアル入
出力動作のためのデータ転送信号ＤＴ及びクロック信号
ＣＬＫを受けることによってランダム入出力動作又はシ
リアル入出力動作のための各種タイミング信号を発生す
る。

なお、リフレッシュ制御回路ＲＥＦＣは、カラムアドレ
スストローブＣＡＳがロウレベルにされた後にロウアド
レスストローブ信号ＲＡＳがロウレベルにされたとき、
ＲＡＳ信号をクロックとしてリフレッシュ動作のための
アドレス信号を発生させる（ＣＡＳビフォワーＲＡＳリ
フレッシュ）ものである、上記リフレッシュ用のアドレ
ス信号は、ロウアドレスバッファＲ−ＡＤＢを介して取
り込まれる。それ故、ロウアドレスバッファＲ−ＡＤＢ
は、上記リフレッシュ動作のときに形成される制御信号
により切り換えられるマルチプレクサ機能を持つもので
ある。

第３図には、上記第１図に示したダイナミック型ＲＡＭ
における要部一実施例の具体的回路図が示されている。

同図には、上記第１図に示したメモリアレイＭ３とＭ４
及びシリアル入出力回路ＳＡＭＩが例示的に示されてい
る。

メモリアレイＭ３は、複数の相補データｇＤＬ。

ＤＬ、複数のワード線ＷＬ及び複数のダイナミック型メ
モリセルから成る。メモリアレイＭ３は、折り返しビッ
ト線（ディシフト線又はデータ線）方式とされる。それ
故に、メモリセルは、１つの相補データ線と１つのワー
ド線とによって構成される２つの交点のうちの一方に配
置される。メモリアレイＭ４は、上記のメモリアレイＭ
３と同様な構成にされる。

１ビツトのメモリセルＭＣは、図示されているように、
情報記憶キャパシタＣｓとアドレス選択用ＭＯ３ＦＥＴ
Ｑｍとからなり、論理“１″。

“０″の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。情報の読み出しは、ＭＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　ｍをオン状態にしてキャパシタＣｓを相補デー
タ線の一方に結合させ、そのデータ線の電位がキャパシ
タＣｓに蓄積された電荷量に応じてどのような変化が起
きるかをセンスすることによって行われる。

メモリアレイＭ３とＭ４のそれぞれにおいて、前述のよ
うにメモリセルＭＣは小さく形成され、また平行に配置
された相補データ線に多くのメモリセルが結合される。

それ故に、キャパシタＣｓと、データ綿ＤＬの浮遊容量
Ｃｏ（図示せず）との比は非常に小さな値になる。した
がって、上記キャパシタＣｓに蓄積された電荷量による
データ線ＤＬの電位変化は、非常に微少な信号となって
いる。しかしながら、この実施例では、上述のようにデ
ータ線を分割することにより、１本のデータ線長さ及び
結合されるメモリセルの数が半減させられるので、デー
タ線の浮遊容１ｃｏ（図示せず）が減少させられる。こ
の結果、データ線に現れるメモリセルからの読み出し信
号レベルを比較的大きくできる。

このような微少な信号を検出するセンスアンプＳＡのセ
ンス動作のための基準電位を形成する回路として、ダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
メモリセルＭＣと同じ製造条件、同じ設計定数で作られ
たスイッチＭＯ３ＦＥＴＱｄと、キャパシタＣｓの約半
分の容量値を持つようにされたキャパシタＣｄとにより
構成される。このダミーセルＤＣのキャパシタＣｄはス
タンバイ時にリセット用ＭＯ３ＦＥＴＱｄ”により回路
の接地電位がストアされる。

センスアンプＳＡは、それぞれラッチ形態にされた増幅
ＭＯ３ＦＥＴＱ１．Ｑ２から構成された複数の単位回路
から構成されている。このセンスアンプＳＡは、アドレ
ッシングにおいて各相補データ線に与えられる微少な電
位変化の差を、タイミング信号（センスアンプ制御信号
）φｐａｌ　、φｐａ２で決まるセンス期間に拡大させ
る（その動作は後述する）。

センスアンプＳＡの１つの単位回路（Ｑｌ、Ｑ２）は、
図示のようにその入出力端子がメモリアレイＭ３側の１
対の平行に配置された相補データ線ＤＬ、ＤＬにそれぞ
れ前記スイッチ回路Ｓ３を構成するスイッチＭＯ３ＦＥ
ＴＱ３．Ｑ４を介し結合され、またメモリアレイＭ４側
の１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
れぞれ前記スイッチ回路Ｓ４を構成するスイッチＭＯ３
ＦＥＴＱＩ　１．Ｑｌ　２を介して結合されている。

上記スイッチＭＯ３ＦＥＴＱ３．Ｑ４は、メモリアレイ
Ｍ３が選択状態にされたとき、タイミング信号ＳＬ３に
よりオン状態に維持される。また、上記スイッチＭＯ３
ＦＥＴＱＩ　１．Ｑｌ　２は、メモリアレイＭ４が選択
状態にされたとき、タイミング信号ＳＬ４によりオン状
態に維持される。このようなタイミング信号ＳＬ３．Ｓ
Ｌ４は、タイミング発生回路５Ｌ３Ｇ、５Ｌ４Ｇにより
形成される。

上記分割された左右の両相補データ線のそれぞれに結合
されるメモリセルの数は、検出精度を上げるため互いに
等しくされる。センスアンプＳＡの単位回路の一対の入
出力ノードには、それぞれに１個ずつのダミーセルＤＣ
が結合されている。

上記アドレッシングにおいて、メモリアレイＭ３又はＭ
４の相補データ線対の一方に結合されたメモリセルＭＣ
が選択される場合、センスアンプＳＡの単位回路の一対
の入出力ノードのうちの、一方のデータ線にスイッチＭ
Ｏ３ＦＥＴを介して結合される１つの入出力ノードに結
合されたダミーセルＤＣが選択されるように、一対のダ
ミーワードｇＤＷＬ、ＤＷＬのうちの一方が選択される
。

上記センスアンプＳＡは、その単位回路が上記のように
一対の交差結線されたＭＯ３ＦＥＴＱＩ。

Ｑ２により構成され、これらの正帰還作用により、相補
データ線間に現れた微少な信号を差動的に増幅する。こ
の正帰還動作は、タイミング信号φｐａ１によりＭＯ３
ＦＥＴＱ２７がオン状態になったとき開始される。この
ＭＯ３ＦＢＴＱ２７は、それが導通状態にされたとき、
比較的小さいコンダクタンスを示すようにされている。

上記タイミング信号φｐａｌによってセンスアンプＳＡ
Ｉの動作が開始されると、アドレッシングによって予め
相補データ線間に与えられていた電位差が増幅される。

すなわち、高い方のデータ線電位は遅い速度をもって下
降され、また低い方のそれは速い速度をもって下降され
る。そして、上記電圧差がある程度大きくなったタイミ
ングにおいて発生されるタイミング信号φｐａ２によっ
て、ＭＯ３ＦＥＴＱ２８が４通状態にされる。ＭＯ３Ｆ
ＥＴＱ２８は、それが導通されたとき比較的大きなコン
ダクタンスを持つようにされている。ＭＯ３ＦＥＴＱ２
８の導通開始によって、上記低い方のデータ線電位が急
速に低下される。このように２段階にわけてセンスアン
プＳＡＩの動作を行わせることによって、上記高い方の
電位の大幅な落ち込みが防止される。こうして低い方の
電位が交差結合ＭＯ３ＦＥＴのしきい値電圧以下に低下
したとき正帰還動作が終了し、高い方の電位の下降は電
源電圧Ｖｃｃより低くかつ上記しきい値電圧より高い電
位に留まるとともに、低い方の電位は最終的に接地電位
（ＯＶ）に到達する。

なお、各メモリアレイにおいて、各データ線と各ワード
線との間に無視できない結合容貴が形成されてしまう。

それ故に、１つのワード線のレベルが変化されると、実
質的に雑音とみなされる不所望な電位変動が各データ線
に与えられてしまう。

しかしながら、折り返しピント線方式のメモリアレイに
おいて、各ワード線ＷＬは、相補データ線の双方と交差
されている。それ故に、ワード線ＷＬのレベル変化に応
じて相補データ線に与えられてしまう雑音は、コモンモ
ード雑音とみなされる。

差動型のセンスアンプＳＡは、このようなコモンモード
雑音に対して実質的に不感である。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復される。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“Ｏ”として読み取られるところの誤動作
が生じる。そこで、この発明には直接関係が無いので図
示しないが、この誤動作を防ぐためにアクティブリスト
ア回路が設けられる。このアクティブリストア回路は、
ロウレベルの信号に対して何ら影響を与えずハイレベル
の信号にのみ選択的に電源電圧Ｖｃｃの電位にブースト
する働きがある。

特に制限されないが、プリチャージ回路は、上記両メモ
リアレイＭ３とＭ４に対してそれぞれ設けられる。すな
わち、メモリアレイＭ３において、その１つの回路が代
表として例示的に示されているように、相補データ線Ｄ
Ｌ、ＤＬと電源電圧Ｖｃｃとの間にそれぞれ接続された
プリチャージＭＯ３ＦＥＴＱ３０．Ｑ３１からなる。他
の相補データ線にも、上記同様なプリチャージＭＯＳ　
Ｆ　ＥＴからなる単位回路ＰＣが設けられる。これらの
プリチャージ回路は、タイミング発生回路ＰＣ３により
形成されるプリチャージ信号により制御される。メモリ
アレイＭ４において、上記同様に例示的に示されている
ようなＭＯ３ＦＥＴＱ４７．Ｑ４８からなるプリチャー
ジＭＯ３ＦＥＴが設けられる。他の相補データ線にも、
上記同様なプリチャージＭＯ３ＦＥＴからなる単位回路
ＰＣが設けられる。これらのプリチャージ回路は、タイ
ミング発生回路ＰＣ４により形成されるプリチャージ信
号により制御される。

上記タイミング発生回路ＰＣ３，ＰＣ４の動作は、ＲＡ
Ｍの非アクセス期間、すなわち、ＲＡＳ信号がハイレベ
ルにされているとき、それに応じてハイレベルにされる
。これによって、各相補データ線は、電源電圧Ｖｃｃの
レベルに近いようなハイレベルにプリチャージされる。

なお、上記プリチャージ回路における各単位回路は、プ
リチャージ信号に応答して相補データ線の相互を短絡す
るイコライズ用ＭＯ３ＦＥＴを含んでもよい。

同図において、特に制限されないが、センスアンプＳＡ
を構成する１つの単位回路の入出力ノードは、カラムス
イッチ回路を構成するＭＯＳＦＥＴＱ１９．Ｑ２０を介
して共通相補データ線対ＣＤ１．ＣＤＩに接続され、こ
れと隣接する他の単位回路の入出力ノードは、ＭＯ３Ｆ
ＥＴＱ２１゜Ｑ２２を介して共通相補データ線ＣＤ２．
ＣＤ２に接続される。他の単位回路のそれぞれも同様な
ＭＯ３ＦＥＴＱ２３．Ｑ２４及びＱ２５．Ｑ２６を介し
てそれぞれの共通相補データ線対ＣＤＩ。

ＣＤ１及びＣＤ２．ＣＤ２に接続される。これらの共通
相補データ線ＣＤＩ、ＣＤＩ及びＣＤ２゜ＣＤ２は、前
記入出力線Ｉ１０を構成する。この実施例では、図面が
複雑化されてしまうため、このように、一対のメモリア
レイＭ３とＭ４がら２ビツトの単位でのメモリアクセス
を行うように示しているが、前記のように４ビツトの単
位でのメモリアクセスを行う場合には、４対の相補デー
タ線に対して４対の共通相補データ線が設けられるもの
である。

このように２組の共通相補データ線ＣＤＩ、正Ｄ１及び
ＣＤ２．ＣＤ２を設けることにより、カラムスイッチＭ
Ｏ３ＦＥＴＱＩ　９〜Ｑ２２のゲートは、共通化される
。この共通ゲートは、カラムアドレスデコーダを構成す
る単位回路により形成されたデータ線選択信号￥１が供
給される。これにより、合計で４本分からなるデータ線
のピッチに、カラムアドレスデコーダを構成する単位回
路をレイアウトすることができ、両者のピッチを合わせ
ることによって、半導体基板上に無駄な空間が生じなく
できる。

なお、図示しないが、この実施例のＲＡＭは、前記第１
図に示すように、上記メモリアレイＭ３ＬとＭ４と類似
のメモリアレイＭ１とＭ２及びＭ５とＭ６、Ｍ７とＭ８
が配置され、いわゆる８マツト構成にされる。上記カラ
ム選択信号Ｙ１等は、上記図示しない他メモリアレイの
カラム選択用ＭＯ３ＦＥＴのゲートにも共通に供給され
る。このため、上記カラム選択線は、これらのメモリア
レイに向かって延びている。

この実施例において、メモリアレイＭ３における相補デ
ータ線ＤＬ、ＤＬの左端には、次のようなシリアル入出
力回路ＳＡＭＩが配置される。すなわち、上記メモリア
レイＭ３における相補データ線ＤＬ、ＤＬの信号は、そ
の左端に設けられ−るスイッチＭＯ３ＦＥＴＱ３１ない
しＱ３８等を介して、それぞれに対応して設けられる単
位のデータランチ回路ＵＤＦＦに転送される。上記スイ
ッチＭＯ３ＦＥＴＱ３１なしいＱ３８は、転送用のタイ
ミング信号ＴＦ３．４によってオン状態にされ、上記メ
モリアレイＭ３のそれぞれの相補データ線の信号をラッ
チ回路ＵＤＦＦに伝えるものである。これらのラッチ回
路ＵＤＦＦは、ロングサイクルでのシリアル出力動作も
可能とするため、ＣＭＯ３（相補型ＭＯ３）回路により
構成されたスタティック型プリ７１７０７１回路が用い
られる。

上記データラッチ回路ＵＤＦＦに保持された信号をシリ
アルに出力させるため、又は外部からシリアルに供給さ
れた書き込み信号を各データラッチ回路ＵＤＦＦに入力
するため、データラッチ回路ＵＤＦＦの入出力端子は、
上記カラムスイッチＭＯ３ＦＥＴＱ１９．Ｑ２０等と同
様な一対のスイッチＭＯ３ＦＥＴからなる単位のスイッ
チ回路ＵＳＷを介してシリアル入出力線ＩｏＳに結合さ
れる。上記各スイッチ回路ＵＳＷは、上記のような２ビ
ツトのランダムアクセスに対応して２組の相補データ線
に対応した２つの単位回路に対してシフトレジスタを構
成する各単位回路ＵＳＲＩ。

ＵＳＲ２によってそれぞれ形成された択一的な選択信号
が共通に供給されることによってスイッチ制御される。

この実施例では、任意のビット（アドレス）からのシリ
アル出力を可能にするため、図示しないがシフトレジス
タの最終段の出力信号は、初段回路側に帰還させるよう
にされる。これによって、シフトレジスタは、リング状
のシフト動作を行うものとされる。上記シフトレジスタ
は、特に制限されないが、後述するシリアル転送モード
の時に供給されるカラムアドレス信号のデコード信号を
受けるアドレスポインタを構成する各単位回路ＵＰＩ、
ＵＰ２等からその初期値（論理“１”又は論理“０”）
が設定される。言い換えるならば、シフトレジスタには
、上記ポインタを介して上記カラムアドレス信号によっ
て指示されたＲＡＭの相補データ線に対応されたビット
に、論理“１”の選択信号が設定される。上記のように
７ドレスポインタを設ける構成においては、同じＹ系の
アドレスから繰り返して記憶データををシリアルに読み
出し場合、その都度上記レジスタに対する初期値の設定
を省略できる。

上記シフトレジスタは、外部端子ＣＬＫから供給された
クロック信号に基づいて、タイミング制御回路ＴＣによ
り形成されたシフトクロック信号φを受けて、上記選択
信号（論理“ｌ”）のシフト動作を行う。これによって
、最大１つのワード線に結合されるメモリセルの記憶情
報をシリアルに読み出すこと、又は上記１ワード線に対
応したメモリセルへの書き込み情報をシリアルに供給す
ることができる。

上記データラッチ回路ＵＤＦＦの一対の入出力端子は、
スイッチＭＯ３ＦＥＴＱ３９ないしＱ４９を介して図示
しないメモリアレイＭ２の相補データ線ＤＬ、ＤＬにも
結合される。これらのスインｆ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　３９ないしＱ４６のゲートには、転送タイミング
信号ＴＦＩ、２が共通に供給される。

この実施例では、上記シリアル入出力回路ＳＡＭｌ　　
（ＳＡＭ２）に対して、２つづつのメモリアレイＭ１と
Ｍ２及びＭＳとＭ４（ＭＳとＭ６及びＭ７とＭＳ）との
間でデータの転送を行う構成を採るので、少ない回路規
模によるシリアル入出力動作が可能となる。これによっ
て、チップサイズの小型化を図りつつ、ＲＡＭの多機能
化が可能となる。

上記のように１つのシリアル入出力回路ＳＡＭ１　　（
ＳＡＭ２）に対して、２つづつのメモリアレイＭ１とＭ
２及びＭＳとＭ４（ＭＳとＭ６及びＭ７とＭＳ）との間
でデータの転送を実現するため、例えばメモリアレイＭ
１とＭ４　（ＭＳとＭＳ）とのデータ転送を行うため、
メモリアレイＭ２とＭＳ（Ｍ６とＭ７）の相補データ線
が、信号線として利用される。それ故、メモリアレイＭ
１又はＭ４（ＭＳ又はＭＳ）をアクセスするとき、スイ
ッチ回路Ｓ２又は３３（Ｓ６又は５７）は、前述のよう
にセンスアンプＳＡの動作開始時にいったんオフ状態に
されるが、データの転送動作のときには再びオン状態に
切り換えられる。これによって、メモリアレイＭ１又は
Ｍ４（ＭＳ又はＭＳ）とシリアル入出力回路ＳＡＭＩ　
　（ＳＡＭ２）との間の信号経路が形成される。

このことは、第４図に示したタイミング図を参照して詳
細に説明する。

ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化する前に、データ転送信号ＤＴをロウレ
ベルにすると、タイミング制御回路ＴＣは、これを検出
してデータ転送モードと判定スる。上記ロウアドレスス
トローブ信号ＲＡＳのロウレベルに同期して、プリチャ
ージ信号ＰＣがハイレベルからロウレベルに変化してプ
リチャージＭＯＳ　Ｆ　ＥＴをオフ状態にするとともに
、図示しないアドレス信号ＡＸの取り込みが行われ、Ｒ
，ＡＭのロウ系の選択動作、すなわち、１つのワード線
選択動作と、センスアンプ功増幅動作が行われ、ＲＡＭ
の各相補データ線には選択されたメモリセルの記憶情萄
に従った信号が現れる。この場合、例えば、メモリアレ
イＭ２、Ｍ４、Ｍ６、ＭＳのように偶数番目のメモリア
レイにおける１本づつのワード線ＷＬが選択状態にされ
とき、上記メモリアレイＭ２ないしＭＳの選択動作に応
じてスイッチ回路Ｓ２なしいＳ８がオン状態を維持し、
奇数番目のスイッチ回路ＳｌなしいＳ７はオン状態から
オフ状態に切り換えられる。同図にあっては、スイッチ
回路Ｓ３と８４に対応した制御信号ＳＬ３とＳＬ４が例
示的に示されている。

上記奇数番目のスイッチ回路ＳｌなしいＳ７がオフ状態
された後、偶数番目のメモリアレイＭ２ないしＭＳにお
ける１本のワード線ＷＬがそれぞれ選択状態にされる。

このワード線ＷＬの選択状態によって、上記メモリアレ
イＭ２なしいＭＳの相補データ線には、選択されたメモ
リセルの記憶情報に従った微小信号が現れる。この微小
読み出し信号は、タイミング信号φｐａｌ＋φｐａ２が
発生されることによって、センスアンプＳＡが増幅動作
を開始することによって増幅される。

カラムアドレスストローブ信号ＣＡＳをロウレベルにす
ると、これに同期してアドレス信号ＡＹの取り込みが行
われる。この動作モードでは、カラム系の選択動作に代
えて、ポインタに対する初期値設定が行われる。すなわ
ち、上記アドレス信号ＡＹのデコード出力によって指示
された１つの単位ポインタＵＰｉに論理“１”が、残り
全部の単位のポインタＵＰには論理″０″がセットされ
る。これらのポインタＵＰの保持情報は、シフトレジス
タにそのまま転送される。これによってシフトレジスタ
に対する初期設定が行われる。

例えば、メモリアレイＭ４とＭＳの記憶情報をシリアル
に読み出す場合、特に制限されないが、上記信号ＣＡＳ
のロウレベルへの変化タイミングで、上記オフ状態にさ
れた奇数番のスイッチ回路のうち、データ転送に必要と
されるスイッチ回路Ｓ３と８７に対応された制御信号Ｓ
Ｌ３とＳＬＹとが再びハイレベルにされる。これによっ
て、上記メモリアレイＭ４とＭＳの選択されたワード線
に結合されたメモリセルの記憶情報がセンスアンプＳＡ
の動作によって増幅されているので、上記非選択状態の
メモリアレイＭ３とＭ７の相補データ線を通してシリア
ル入出力回路ＳＡＭＩとＳＡＭ２の各データラッチ回路
に転送させることができる。この場合、シリアル入出力
回路ＳＡＭＩとＳＡＭ２には、その右側に配置されたス
イッチＭＯ３ＦＥＴに対応した転送タイミング信号ＴＦ
　３゜４　（ＴＦ７．８）が形成されるものである。

なお、メモリアレイＭ１とＭ５の記憶情報をシリアルに
読み出す場合、いったんオフ状態にされた偶数番のスイ
ッチ回路のうち、データ転送に必要とされるスイッチ回
路Ｓ２と８６に対応された制御信号ＳＬ２とＳＬ６　（
図示せず）とが再びハイレベルにされる。これによって
、上記メモリアレイＭ１とＭ５の選択されたワード線に
結合されたメモリセルの記憶情報がセンスアンプＳＡの
動作によって増幅されているので、上記非選択状態のメ
モリアレイＭ２とＭ６の相補データ線を通してシリアル
入出力回路ＳＡＭＩとＳＡＭ２の各データラッチ回路に
転送させることができる。この場合、シリアル入出力回
路ＳＡＭＩとＳＡＭ２には、その左側に配置されたスイ
ッチＭＯＳ　Ｆ　ＥＴに対応した転送タイミング信号Ｔ
ＦＩ、２　　（ＴＦ５．６）が形成されるものである。

また、上記シリアル入出力回路ＳＡＭ１．ＳＡＭ２に隣
接したメモリアレイＭ２又はＭ３．Ｍ６又はＭ７との間
でのデータ転送の場合、これらのシリアル入出力回路Ｓ
ＡＭＩ、ＳＡＭ２は上記メモリアレイＭ２又はＭ３．Ｍ
６又はＭ７に直接接続されるものであるため、このとき
非選択状態にされるメモリアレイＭ１又はＭ４、Ｍ５又
はＭ８に対応されたスイッチ回路Ｓ１又はｓ４、Ｓ５又
はＳ８はオフ状態のままにされる。

この後、上記データ転送信号ＤＴをロウレベルからハイ
レベルに変化させると、シフトレジスタにシフトクロッ
ク信号φの供給が開始され、前述のようなシフト動作が
行われる。これによって、クロック信号φのロウレベル
に同期して上記カラム系のアドレス信号ＡＹによって指
示されたシフトレジスタのビットに対応されたデータラ
ンチ回路ＦＦの保持情報が外部端子Ｄｓからシリアルに
出力される。

以後、上記シリアル出力動作と並行して、信号ＲＡＳ、
ＣＡＳを一旦ハイレベルにして、再びロウレベルにする
と、８ビツト（４ビツト）の単位でのランダムアクセス
による書き込み／読み出しを行うことができる。

なお、書き込み動作のときには、予めシリアル入力動作
によって、上記データラッチ回路に書き込み情報を伝え
ておいて、上記転送動作によって選択されたメモリアレ
イに書き込みデータを伝えることによって１ワ一ド線分
の書き込みを一斉に行うことがきる。

〔実施例２〕 第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの他の一実施例のブロック図が示されている。同図に
おけるメモリアレイやセンスアンプ及びカラムデコーダ
等の主要な各回路ブロックは、上記第１図と同様に半導
体チップにおける実際の幾何学的な配置にはゾ合わせて
描かれている。

この実施例は、シェアードセンス方式を採用するととも
に、特に制限されないが、シリアル入出力機能を付加し
たダイナミック型ＲＡＭに向けられている。ＲＡＭを構
成する種々の回路は、後の説明から明らかとなるように
、タイミング制御回路ＴＣからそれぞれ発生される種々
のタイミング信号によってそれぞれの動作が制御される
。しかしながら、第２図においては、前記同様に図面が
複雑になることを防ぐためにタイミング制御回路ＴＣと
種々の回路との間に設けられるべき信号線は省略されて
いる。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリアレイＭ１ないしＭ４を持つ。メモ
リアレイＭ１ないしＭ４のそれぞれは、折り返しビット
線（データ線）方式をもって構成される。それ故に、各
メモリアレイＭｌなしいＭ４は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第２図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。

メモリアレイＭｌとＭ２、Ｍ３とＭ４のそれぞれの相互
は、それぞれ対とされている。この実施例に従うと、対
のメモリアレイのそれぞれのデータ線は、互いに実質的
に等しいデータ線容量を持つようにされる。データ線容
量を互いに実質的に等しくさせるため、特に制限されな
いが、メモリアレイＭ１とＭ２、Ｍ３とＭ４の相互は、
互いに同じ構成、すなわち、互いに等しい数のデータ線
、メモリセル及びワード線を持つようにされる。

この実施例では、上記第１図の実施例と異なり、対のメ
モリアレイＭ１とＭ２には、前記センスアンプＳＡのみ
が配置され、上記２つのメモリアレイＭ１とＭ２によっ
て選択的に利用されるランダム入出力用のカラムスイッ
チＣＷ及び入出力に％　１１０は配置されない。他の対
とされたメモリアレイＭ３と４との間にも、上記と同様
な構成のセンスアンプＳＡが配置される。

上記メモリアレイＭ１とそれに対応したセンスアンプＳ
Ａとの間には、それらの相互を選択的に結合させるため
のスイッチ回路Ｓｌが設けられ、同様に、メモリアレイ
Ｍ２と上記センスアンプＳＡとの間には、それらの相互
を選択的に結合させるためのスイッチ回路Ｓ２が設けら
れている。他の対のメモリアレイＭ３とＭ４と、それに
対応したセンスアンプＳＡとの間にも、上記同様なスイ
ッチ回路Ｓ３と８４が設けられている。

上記対とされたスイッチ回路Ｓ１とＳ２、Ｓ３とＳ４は
、センスアンプＳＡが動作を開始しる時には原則として
後述するようにロウ系タイミング信号によって相補的に
スイッチ制御される。１つのセンスアンプＳＡに対応さ
れた２つのスイッチ回路３１と８２は、原則的には、メ
モリのアクセスの開始において、その一方がオフ状態に
される。

これによって、一対のメモリアレイＭ１とＭ２のうちの
一方がセンスアンプＳＡから切り離され、他方がセンス
アンプＳＡと結合されたままとされる。言い換えると、
一方のメモリアレイにおける多対のデータ線がセンスア
ンプＳＡから切り離され、他方のメモリアレイにおける
多対のデータ線がセンスアンプＳＡに結合されたままと
される。

このことは、他のメモリアレイＭ３とＭ４に対応したセ
ンスアンプＳＡ及びスイッチ回路Ｓ３と８４との関係に
おいても同様である。

図示のＲＡＭは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファＲ
−ＡＤＢ、カラムアドレスバッファＣ−ＡＤＢ、ロウア
ドレス出力回路Ｒ−ＤＲＶ、カラムアドレス出力回路Ｃ
−ＤＲ■、ロウアドレスデコーダＲＤＣＲｌなしいＲＤ
　　。

ＣＲ４，カラムアドレスデコーダＣＤＣＲ及びこのデコ
ーダＣＤＣＨに対応して設けられるカラムスイッチ回路
ＣＷ等から構成される。

アドレス選択回路を構成する各回路の構成及びその動作
は、基本的には前記第１図のそれと同様であるので、そ
の説明を省略する。

この実施例では、上記のようにカラムアドレスデコーダ
ＣＤＣＲが配置される領域に、上記カラムスイッチ回路
ＣＷ、及びランダム入出力ｖＡ１１０が配置される。こ
れによって、メモリアレイＭ１ないしＭ４に対して上記
カラムデコーダＣＤＣＲ及びカラムスイッチ回路ＣＷ及
び人出力線■１０を集中して配置できるため、高集積化
が可能となる。すなわら、カラムスイッチとカラムデコ
ーダとが近接して配置されることによって、その信号線
を最短距離を持って形成することがでろ。この実施例に
おいては、メモリアレイ〜１１とＭ４の読み出し又は書
き込み動作において、非選択にされるメモリアレイＭ２
又はＭ３の相補データ線を信号線として用いる。それ故
、前記同様にスイッチ回路Ｓ２又はＳ３は、上記メモリ
アレイＭ１又はＭ４に対するアクセスのとき、センスア
ンプＳＡが動作を開始する時点ではいったんオフ状態に
されるが、データの読り出し又は書き込みのときには、
再びオン状態にされるものである。

特に制限されないが、この実施例では、シリアル入出力
ＰＰが付加される。シリアル入出力回路ＳＡＭＩとＳＡ
Ｍ２は、上記メモリアレイＭ１とＭ４に隣接して配置さ
れる。この実施例では、特に制限されないが、上記カラ
ムデコーダＣＤＣＲの出力線を最短距離に配置するめだ
、言い換えるならば、その出力線がメモリアレイＭ２及
びＭ３を通って延長されることによるカラム選択線と相
補データ線との間で生じるカップリングノイズの発生を
防止するために、上記シリアル入出力のための初期アド
レスを設定するためのデコーダＣＤＣＲＩ及びＣＤＣＲ
２がそれぞれ設けられるものである。

この構成においては、上述のようにセンスアンプＳＡが
２組設けられるにもかかわらず、ランダム入出力のため
のカラムスイッチＣＷとそれに対応した入出力ｌｌ１０
をカラムアドレスデコーダＣＤＣＲに対応させて１つだ
けで構成できるから、高集積化が可能となる。

なお、上記シリアル入出力機能を付加する場合、上記シ
リアル入出力回路ＳＡＭＩとＳＡＭ２は、上記センスア
ンプＳＡと同じ位置に配置するものであってもよい。ま
た、シリアル入出力の先頭アドレスを指定するめだのデ
コーダは、上記デコーダＣＤＣＲ１とＣＤＣＲ２を省略
して、上記ランダム入出力用のカラムアドレスデコーダ
ＣＤＣＲの出力信号を利用するものであってもよい。さ
らに、上記シリアル入出力回路ＳＡＭＩ、ＳＡＭ２その
ものをを省略するものであってもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）一対のメモリアレイからの記憶情報を選択的にに
受けてセンス動作を行うシェアード型センス方式のダイ
ナミック型ＲＡＭにおいて、上記一方のメモリアレイの
データ線に上記両メモリアレイに対して共通に用いられ
るシリアル入出力回路又はランダム入出力用のカラムス
イッチとカラムデコーダを配置することにより、１つの
シリアル入出力回路又はランダム入出力用の回路に対し
て左右対称的に２組のメモリアレイ及びシェアード型セ
ンスアンプを配置できるため、大記憶容量化を図ったＲ
ＡＭの高集積化を実現できるという効果が得られる。

（２）上記一方のメモリアレイのデータ線に上記両メモ
リアレイに対して共通に用いられるシリアル入出力回路
が形成される構成において、上記シェアード型センスア
ンプに隣接してランダム入出力用のカラムスイッチ及び
入出力線を配置し、上記シリアル入出力回路を中心とし
て左右対称的に上記構成のシェアード型センスアンプ及
びメモリアレイを配置するとともに、カラムアドレスデ
コーダを中心として、上記構成のメモリアレイ、センス
アンプ及びシリアル入出力回路を左右対称的に配置する
ことによって、回路規模をそれほど増加させることなく
、シリアル入出力機能を付加した大記憶容量のＲＡＭを
得ることができるという効果が得られる。

（３）上記一方のメモリアレイのデータ線に上記両メモ
リアレイに対して共通に用いられるランダム入出力用の
カラムスイッチとカラムデコーダが形成される構成にお
いて、上記カラムアドレスデコーダ及びランダム入出力
回路を中心として左右対称的に上記構成のシェアード型
センスアンプとそれに対応したメモリアレイを配置する
ことによって、シェアード型センスアンプ方式のダイナ
ミック型ＲＡＭの高集積化を実現できるという効果が得
られる。

以上本発明者によってなされた発明を実施例とともに具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図において
、カラムアドレスデコーダＣＤＣＲ１に対して右側又は
左側のメモリマットを省略するものであってもよい。言
い換えるならば、カラムアドレスデコーダＣＤＣＲによ
り４つのメモリアレイに対して選択信号を形成するもの
であってもよい。また、入出力のビット数は、前記のよ
うに８ビツト又は４ビツト構成の他、１ビツトにするも
のであってもよい。

また、シリアル入出力回路は、ポインタを省略してシフ
トレジスタに直接にカラムアドレスデコーダの出力信号
を供給するも゛のであってもよい。

また、シフトレジスタをシリアル／パラレル変換動作の
ためのデータ転送レジスタとして用いるもものであって
もよい。また、ランダム入出力回路１０ＢＲには、演算
機能を付加するものであってもよい。すなわち、例えば
外部制御信号ＲＡＳ、ＣＡＳ及びＷＥ等の組み合わせか
ら演算制御信号の設定モードを指定してアドレス端子又
は入出力端子から演算モード信号を供給するとともに、
メモリアレイから読み出した信号と、外部端子から供給
される入出力とをその演算モードに従った論理演算を行
い、書き込み信号を形成するものであってもよい。

前記第３図の実施例において、プリチャージ回路は、セ
ンスアンプの入出力端子側に設けるものであってもよい
。この場合、プリチャージ回路を構成するＭＯＳ　Ｆ　
ＥＴの数及びその制御信号線を半減させることができる
。また、センスアンプは、ＣＭＯＳラッチ回路を利用す
るものであってもよい。すなわち、入力と出力とが交差
結合されたＣＭＯＳインバータ回路により単位回路を構
成し、それにセンスアンプの動作タイミング信号に従っ
て電源電圧及び回路の接地電位をそれぞれ供給すること
のであってもよい。

この発明は、前記のようなシリアル入出力機能を付加し
たデュアルポートＲＡＭの他、シェアード型センスアン
プを用いたダイナミック型ＲＡＭに広く利用できるもの
である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一対のメモリアレイからの記憶情報を選択
的にに受けてセンス動作を行うシェアード型センス方式
のダイナミック型ＲＡＭにおいて、上記一方のメモリア
レイのデータ線に上記両メモリアレイに対して共通に用
いられるシリアル入出力回路又はランダム入出力用のカ
ラムスイッチとカラムデコーダを配置することにより、
１つのシリアル入出力回路又はランダム入出力用の回路
に対して左右対称的に２組のメモリアレイ及びシェアー
ド型センスアンプを配置できるため、大記憶容量化を図
ったＲＡＭの高集積化を実現できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、この発明の他の一実施例を示すブロック図、 第３図は、上記第１図における主要な回路の具体的一実
施例を示す回路図、 第４図は、その動作の一例を説明するためのタイミング
図である。 Ｍ１〜Ｍ８・・メモリアレイ、ＳＡ・・センスアンプ、
ＣＷ・・ランダム入出力用カラムスイッチ回路、Ｉｌｏ
・・ランダム用の入出力線、８１〜Ｓ８・・スイッチ回
路、ＲＤＣＲ１〜ＲＤＣＲ８・・ロウアドレスデコーダ
、ＣＤＣＲ，ＣＤＣＲ１，ＣＤＣＲ２ＤＥＣ２・・カラ
ムアドレスデコーダ、ＣＷ１２〜ＣＷ７Ｂ・・第２のカ
ラムスイッチ回路、ｌ０ＢＲ・・ランダム入出力回路、
ＴＯＢＳ・・シリアル入出力回路、Ｒ−ＡＤＢ・・ロウ
アドレスバッファ、Ｃ−ＡＤＢ・・カラムアドレスバッ
ファ、Ｒ−ＤＲＶ・・ロウアドレス出力回路、Ｃ−ＤＲ
Ｖ・・カラムアドレス出力回路、ＴＣ・・タイミング制
御回路、ＲＥＦＣ・・リフレッシュ制御回路、ＭＣ・・
メモリセル、ＤＣ・・ダミーセル、ＰＣ・・プリチャー
ジ回路、ＵＤＦＦ・・データラッチ回路、ＵＳＷ・・ス
イッチ回Ｎ、ＵＳＲＩ、ＵＳＲ２・・シフトレジスタ、
ＵＰｌ、ＵＦ４・・ポインタ、■ｏｓ・・シリアル入出
力線、ＰＣ３，ＰＣ４・・プリチャージ信号発生回路、
５Ｌ３Ｇ、５Ｌ４Ｇ・・タイミング発生回路

Claims (1)

1. 【特許請求の範囲】 １、シェアード型センスアンプを中心にして左右に配置
   された一対のメモリアレイを含み、上記一方のメモリア
   レイのデータ線に上記両メモリアレイに対して共通に用
   いられるシリアル入出力回路又はランダム入出力用のカ
   ラムスイッチとカラムデコーダを配置することを特徴と
   するダイナミック型ＲＡＭ。 ２、上記一方のメモリアレイのデータ線に上記両メモリ
   アレイに対して共通に用いられるシリアル入出力回路が
   形成される構成において、上記シェアード型センスアン
   プには、ランダム入出力用のカラムスイッチ及び入出力
   線が配置されるとともに、上記シリアル入出力回路を中
   心として左右対称的に上記構成のシェアード型センスア
   ンプ及びメモリアレイが配置されるものであることを特
   徴とする特許請求の範囲第１項記載のダイナミック型Ｒ
   ＡＭ。 ３、上記一方のメモリアレイのデータ線に上記両メモリ
   アレイに対して共通に用いられるランダム入出力用のカ
   ラムスイッチとカラムデコーダが形成される構成におい
   て、他方のメモリアレイのデータ線に、シリアル入出力
   回路が設けられるとともに、上記カラムスイッチとカラ
   ムデコーダを中心として左右対称的に上記構成のシェア
   ード型センスアンプとそれに対応したメモリアレイ及び
   シリアル入出力回路が配置されるものであることを特徴
   とする特許請求の範囲第１項記載のダイナミック型ＲＡ
   Ｍ。