JPS63152091A - ダイナミツク型ram - Google Patents
ダイナミツク型ramInfo
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- JPS63152091A JPS63152091A JP61298710A JP29871086A JPS63152091A JP S63152091 A JPS63152091 A JP S63152091A JP 61298710 A JP61298710 A JP 61298710A JP 29871086 A JP29871086 A JP 29871086A JP S63152091 A JPS63152091 A JP S63152091A
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- memory
- signal
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型RAMに関し、例えばシェ
アード型センスアンプを用いるとともに、ランダム入出
力回路とシリアル入出力回路を備えたダイナミック型R
AMに利用して有効な技術に関するものである。
アード型センスアンプを用いるとともに、ランダム入出
力回路とシリアル入出力回路を備えたダイナミック型R
AMに利用して有効な技術に関するものである。
文字及び図形をCRT (陰極線管)の画面上に表示さ
せる画像処理用のRAMとして、例えば、日経マグロウ
ヒル社1985年2月11日付r口経エレクトロニクス
」頁219〜頁229に記載されたシリアルアクセスメ
モリ (デュアルポートRAM)が公知である。このR
AMは、メモリアレイのデータ線をスイッチ回路を介し
てデータレジスタにパラレルに接続させ、このデータレ
ジスタと外部端子との間でデータをシリアルに出力させ
るようにするものである。これにより、選択されたワー
ド線に結合されたメモリセルの記憶情報がシリアルに出
力されるので、CRTのラスクスキャンタイミングに同
期した画素データの取り出しが容易に行えるものとなる
。
せる画像処理用のRAMとして、例えば、日経マグロウ
ヒル社1985年2月11日付r口経エレクトロニクス
」頁219〜頁229に記載されたシリアルアクセスメ
モリ (デュアルポートRAM)が公知である。このR
AMは、メモリアレイのデータ線をスイッチ回路を介し
てデータレジスタにパラレルに接続させ、このデータレ
ジスタと外部端子との間でデータをシリアルに出力させ
るようにするものである。これにより、選択されたワー
ド線に結合されたメモリセルの記憶情報がシリアルに出
力されるので、CRTのラスクスキャンタイミングに同
期した画素データの取り出しが容易に行えるものとなる
。
ところで、 ダイナミック型RAMにおける1ビツトの
メモリセルMCは、情報記憶キャパシタCsとアドレス
選択用MO3FETQmとからなり、論理“1”、“0
”の情報はキャパシタCsに電荷が有るか無いかの形で
記憶される。上記メモリセルの記憶情報の読み出しは、
MO3FETQmをオン状態にしてキャパシタCsを共
通のデータ線DLにつなぎ、データ線DLの電位がキャ
パシタCsに蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行われる。上記の
RAMにあっては、メモリセルMCを小さく形成し、か
つ共通のデータ線DLに多くのメモリセルをつないで高
集積大容量のメモリマトリックスにしであるため、上記
キャパシタCsと、共通のデータ線DLの浮遊容量CO
との関係は、Cs / Coの比が非常に小さな値にな
る。
メモリセルMCは、情報記憶キャパシタCsとアドレス
選択用MO3FETQmとからなり、論理“1”、“0
”の情報はキャパシタCsに電荷が有るか無いかの形で
記憶される。上記メモリセルの記憶情報の読み出しは、
MO3FETQmをオン状態にしてキャパシタCsを共
通のデータ線DLにつなぎ、データ線DLの電位がキャ
パシタCsに蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行われる。上記の
RAMにあっては、メモリセルMCを小さく形成し、か
つ共通のデータ線DLに多くのメモリセルをつないで高
集積大容量のメモリマトリックスにしであるため、上記
キャパシタCsと、共通のデータ線DLの浮遊容量CO
との関係は、Cs / Coの比が非常に小さな値にな
る。
したがって、約1Mビットのような大記憶容量を持つダ
イナミック型RAMの開発にあたっては、メモリセルを
構成する素子がよりいっそう微細化されるものであるた
め、上記Cs / Coの比が益々小さくなり、上記の
ような大記憶容量化を行う上でのネックになっている。
イナミック型RAMの開発にあたっては、メモリセルを
構成する素子がよりいっそう微細化されるものであるた
め、上記Cs / Coの比が益々小さくなり、上記の
ような大記憶容量化を行う上でのネックになっている。
そこで、本願発明者等は、データ線を分割して、その分
割点に伝送ゲー)MOSFETを介してセンスアンプを
配置するというシェアード型センスアンプ方式を採用す
ることによりデータ線長及びそれに接続されるメモリセ
ルの数を半減させることを検討した。
割点に伝送ゲー)MOSFETを介してセンスアンプを
配置するというシェアード型センスアンプ方式を採用す
ることによりデータ線長及びそれに接続されるメモリセ
ルの数を半減させることを検討した。
しかしながら、上記のようにシアル入出力機能を設ける
場合、上記センスアンプに対応してランダム入出力用回
路及びシリアル入出力用回路を設けられるため、回路規
模が大きくなってまうという問題が生じる。
場合、上記センスアンプに対応してランダム入出力用回
路及びシリアル入出力用回路を設けられるため、回路規
模が大きくなってまうという問題が生じる。
この発明の目的は、高集積化を実現したシェアード型セ
ンス方式のダイナミック型RAMを提供することにある
。
ンス方式のダイナミック型RAMを提供することにある
。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一対のメモリアレイからの記憶情報を選択的
に受けてセンス動作を行うシェアード型センス方式のダ
イナミック型RAMにおいて、上記一方のメモリアレイ
のデータ線に上記両メモリアレイに対して共通に用いら
れるシリアル入出力回路又はランダム入出力用のカラム
スイッチとカラムデコーダを配置する。
に受けてセンス動作を行うシェアード型センス方式のダ
イナミック型RAMにおいて、上記一方のメモリアレイ
のデータ線に上記両メモリアレイに対して共通に用いら
れるシリアル入出力回路又はランダム入出力用のカラム
スイッチとカラムデコーダを配置する。
上記した手段によれば、1つのシリアル入出力回路又は
ランダム入出力用の回路に対して左右対称的に2組のメ
モリアレイ及びシェアード型センスアンプを配置できる
ため、RAMの高集積化が実現できる。
ランダム入出力用の回路に対して左右対称的に2組のメ
モリアレイ及びシェアード型センスアンプを配置できる
ため、RAMの高集積化が実現できる。
〔実施例1〕
第1図には、この発明が適用されたダイナミック型RA
Mの一実施例のブロック図が示されている。同図におけ
るメモリアレイやセンスアンプ及びカラムデコーダ等の
主要な各回路ブロックは、半導体チップにおける実際の
幾何学的な配置にはり合わせて描かれており、公知の半
4体集積回路技術によって、特に制限されないが、1個
の単結晶シリコンから成るような半導体基板上に形成さ
れる。
Mの一実施例のブロック図が示されている。同図におけ
るメモリアレイやセンスアンプ及びカラムデコーダ等の
主要な各回路ブロックは、半導体チップにおける実際の
幾何学的な配置にはり合わせて描かれており、公知の半
4体集積回路技術によって、特に制限されないが、1個
の単結晶シリコンから成るような半導体基板上に形成さ
れる。
この実施例は、シェアードセンス方式を採用するととも
に、シリアル入出力機能を付加したダイナミック型RA
Mに向けられている。RAMを構成する種々の回路は、
後の説明から明らかとなるように、タイミング制御回路
TCからそれぞれ発生される種々のタイミング信号によ
ってそれぞれの動作が制御される。しかしながら、第1
図においては、図面が複雑になることを防ぐためにタイ
ミング制御回路TCと種々の回路との間に設けられるべ
き信号線は省略されている。
に、シリアル入出力機能を付加したダイナミック型RA
Mに向けられている。RAMを構成する種々の回路は、
後の説明から明らかとなるように、タイミング制御回路
TCからそれぞれ発生される種々のタイミング信号によ
ってそれぞれの動作が制御される。しかしながら、第1
図においては、図面が複雑になることを防ぐためにタイ
ミング制御回路TCと種々の回路との間に設けられるべ
き信号線は省略されている。
この実施例のダイナミック型RAMは、特に制限されな
いが、8つのメモリアレイM1ないしM8を持つ。メモ
リアレイM1ないしM8のそれぞれは、折り返しビット
線(データ線)方式をもって構成される。それ故に、各
メモリアレイMlなしいM8は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第1図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。
いが、8つのメモリアレイM1ないしM8を持つ。メモ
リアレイM1ないしM8のそれぞれは、折り返しビット
線(データ線)方式をもって構成される。それ故に、各
メモリアレイMlなしいM8は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第1図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。
メモリアレイM1とM2、M3とM4のそれぞれの相互
、及びメモリアレイM5とM6、M7とM8の相互は、
それぞれ対とされている。この実施例に従うと、対のメ
モリアレイのそれぞれのデータ線は、互いに実質的に等
しいデータ線容量を持つようにされる。データ線容量を
互いに実質的に等しくさせるため、特に制限されないが
、メモリアレイM1とM2ないしM7とM8の相互は、
互いに同じ構成、すなわち、互いに等しい数のデータ線
、メモリセル及びワード線を持つようにされる。
、及びメモリアレイM5とM6、M7とM8の相互は、
それぞれ対とされている。この実施例に従うと、対のメ
モリアレイのそれぞれのデータ線は、互いに実質的に等
しいデータ線容量を持つようにされる。データ線容量を
互いに実質的に等しくさせるため、特に制限されないが
、メモリアレイM1とM2ないしM7とM8の相互は、
互いに同じ構成、すなわち、互いに等しい数のデータ線
、メモリセル及びワード線を持つようにされる。
対のメモリアレイM1とM2との間には、これらのメモ
リアレイによって選択的に利用されるセンスアンプ(シ
ェアード型センスアンプ)SAが設けられている。また
、このセンスアンプSAが配置される半導体領域には、
上記2つのメモリアレイM1とM2によって選択的に利
用されるランダム入出力用のカラムスイッチCW及び入
出力線I10が配置される。他の対とされたメモリアレ
イM3と4、M5とM6及びM7とM8との間にも、上
記と同様な構成のセンスアンプSA、カラムスイッチC
W及び入出力線I10がそれぞれ配置される。
リアレイによって選択的に利用されるセンスアンプ(シ
ェアード型センスアンプ)SAが設けられている。また
、このセンスアンプSAが配置される半導体領域には、
上記2つのメモリアレイM1とM2によって選択的に利
用されるランダム入出力用のカラムスイッチCW及び入
出力線I10が配置される。他の対とされたメモリアレ
イM3と4、M5とM6及びM7とM8との間にも、上
記と同様な構成のセンスアンプSA、カラムスイッチC
W及び入出力線I10がそれぞれ配置される。
上記メモリアレイM1とそれに対応したセンスアンプS
Aとの間には、それらの相互を選択的に結合させるため
のスイッチ回路S1が設けられ、同様に、メモリアレイ
M2と上記センスアンプSAとの間には、それらの相互
を選択的に結合させるためのスイッチ回路S2が設けら
れている。他の対のメモリアレイM3とM4、M5とM
6及びM7とM8と、それぞれに対応したセンスアンプ
SAとの間にも、上記同様なスイッチ回路S3とS4、
S5とS6及びS7とS8が設けられている。
Aとの間には、それらの相互を選択的に結合させるため
のスイッチ回路S1が設けられ、同様に、メモリアレイ
M2と上記センスアンプSAとの間には、それらの相互
を選択的に結合させるためのスイッチ回路S2が設けら
れている。他の対のメモリアレイM3とM4、M5とM
6及びM7とM8と、それぞれに対応したセンスアンプ
SAとの間にも、上記同様なスイッチ回路S3とS4、
S5とS6及びS7とS8が設けられている。
上記対とされたスイッチ回路S1とS2ないしS7とS
8ば、センスア”ンブSAが動作を開始しる時には原則
として後述するようにロウ系タイミング信号によって相
補的にスイッチ制御される。
8ば、センスア”ンブSAが動作を開始しる時には原則
として後述するようにロウ系タイミング信号によって相
補的にスイッチ制御される。
1つのセンスアンプSAに対応された2つのスイッチ回
路S1と82は、原則的には、メモリのアクセスの開始
において、その一方がオフ状態にされる。これによって
、一対のメモリアレイM1とM2のうちの一方がセンス
アンプSAから切り離され、他方がセンスアンプSAと
結合されたままとされる。言い換えると、一方のメモリ
アレイにおける多対のデータ線がセンスアンプSAから
切り離され、他方のメモリアレイにおける多対のデータ
線がセンスアンプSAに結合されたままとされる。この
ことは、他のメモリアレイM3とM4ないしM7とM8
に対応したセンスアンプSA及びスイッチ回路S3とS
4ないしS7とS8との関係においても同様である。
路S1と82は、原則的には、メモリのアクセスの開始
において、その一方がオフ状態にされる。これによって
、一対のメモリアレイM1とM2のうちの一方がセンス
アンプSAから切り離され、他方がセンスアンプSAと
結合されたままとされる。言い換えると、一方のメモリ
アレイにおける多対のデータ線がセンスアンプSAから
切り離され、他方のメモリアレイにおける多対のデータ
線がセンスアンプSAに結合されたままとされる。この
ことは、他のメモリアレイM3とM4ないしM7とM8
に対応したセンスアンプSA及びスイッチ回路S3とS
4ないしS7とS8との関係においても同様である。
上記各センスアンプSAは、後述するようなロウ系タイ
ミング信号によってそれぞれの動作が制御される。
ミング信号によってそれぞれの動作が制御される。
なお、第1図の回路ブロックとしてのセンスアンプSA
には、後述するようなダミーセル及びアクチイブリスト
ア回路等が含まれていると理解されたい。また、特に制
限されないが・各メモリアレイM1ないしM8には、プ
リチャージ回路が設けられるものであると理解されたい
。
には、後述するようなダミーセル及びアクチイブリスト
ア回路等が含まれていると理解されたい。また、特に制
限されないが・各メモリアレイM1ないしM8には、プ
リチャージ回路が設けられるものであると理解されたい
。
図示のRAMは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファR
−ADB、カラムアドレスバッファC−ADB、ロウア
ドレス出力回路R−DRV、カラムアドレス出力回路C
−DRV、ロウアドレスデコーダRDCRlなしいRD
CR8,カラムアドレスデコーダCDCR1、DEC2
、及び上記センスアンプSAに対応して設けられるカラ
ムスイッチ回路CW等から構成される。
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファR
−ADB、カラムアドレスバッファC−ADB、ロウア
ドレス出力回路R−DRV、カラムアドレス出力回路C
−DRV、ロウアドレスデコーダRDCRlなしいRD
CR8,カラムアドレスデコーダCDCR1、DEC2
、及び上記センスアンプSAに対応して設けられるカラ
ムスイッチ回路CW等から構成される。
アドレス選択回路を構成する各回路は、それぞれの動作
が、タイミング制御回路TCから発生されるタイミング
信号によって制御される。
が、タイミング制御回路TCから発生されるタイミング
信号によって制御される。
ロウ及びカラムアドレスバッファR,C−ADBの入力
端子が結合されたRAMの複数からなる外部端子には、
アドレスマルチプレクス方式に従って複数ビットからな
る外部ロウアドレス信号AX及びカラムアドレス信号A
Yが時分割的に供給される。
端子が結合されたRAMの複数からなる外部端子には、
アドレスマルチプレクス方式に従って複数ビットからな
る外部ロウアドレス信号AX及びカラムアドレス信号A
Yが時分割的に供給される。
ロウアドレスバッファR−ADBは、ロウアドレススト
ローブ信号RASの発生に同期してアドレス信号AXの
取り込み制御のためのタイミング信号がタイミング制御
回路TCから発生されると、それに応答して外部ロウア
ドレス信号AXを取り込む。その結果として、ロウアド
レスデコーダRDCR1ないしRDCR8に供給される
べきロウ系の内部相補アドレス信号がアドレスバッファ
R−ADBからアドレス出力回路R−DRVを介して出
力される。カラムアドレスバッファC−ADBは、カラ
ムアドレスストローブ信号CASの発生に同期してタイ
ミング制御回路TCから同様なタイミング信号が発生さ
れると、それに応答して外部カラムアドレス信号AYを
取り込み、アドレス出力回路C−DRVを介してカラム
アドレスデコーダCDCR1、DEC2に供給されるべ
きカラム系の内部相補アドレス信号を出力する。
ローブ信号RASの発生に同期してアドレス信号AXの
取り込み制御のためのタイミング信号がタイミング制御
回路TCから発生されると、それに応答して外部ロウア
ドレス信号AXを取り込む。その結果として、ロウアド
レスデコーダRDCR1ないしRDCR8に供給される
べきロウ系の内部相補アドレス信号がアドレスバッファ
R−ADBからアドレス出力回路R−DRVを介して出
力される。カラムアドレスバッファC−ADBは、カラ
ムアドレスストローブ信号CASの発生に同期してタイ
ミング制御回路TCから同様なタイミング信号が発生さ
れると、それに応答して外部カラムアドレス信号AYを
取り込み、アドレス出力回路C−DRVを介してカラム
アドレスデコーダCDCR1、DEC2に供給されるべ
きカラム系の内部相補アドレス信号を出力する。
ロウアドレスデコーダRDCRlなしいRDCR8は、
第1図においてメモリアレイMlないしM8の下側に配
置され、それぞれの出力端子が対応するメモリアレイの
ワード線に結合されている。
第1図においてメモリアレイMlないしM8の下側に配
置され、それぞれの出力端子が対応するメモリアレイの
ワード線に結合されている。
これらロウアドレスデコーダRDCR1ないしRDCR
8は、それぞれの動作が、タイミング制御回路TCから
発生されるワード線選択タイミング信号によって制御さ
れ、そのタイミング信号に同期してワード線選択信号及
びダミーワード線選択信号を出力する。
8は、それぞれの動作が、タイミング制御回路TCから
発生されるワード線選択タイミング信号によって制御さ
れ、そのタイミング信号に同期してワード線選択信号及
びダミーワード線選択信号を出力する。
従って、各メモリアレイM1ないしM8のワード線は、
ロウアドレスデコーダRDCRIないしRDCR8によ
って形成されたワード線選択信号がそれぞれ供給される
ことによって選択される。
ロウアドレスデコーダRDCRIないしRDCR8によ
って形成されたワード線選択信号がそれぞれ供給される
ことによって選択される。
この場合、ロウアドレスデコーダRDCR1とRDCR
2ないしRDCR7とRDCR8とが適当な構成にされ
ることによって、対とされるメモリアレイM1とM2な
いしM7とM8のうちの奇数番目のメモリアレイM1な
いしM7の1本のワード線が選択される時には偶数番目
のメモリアレイM2ないしM8のワード線は全て非選択
状態にされ、逆に偶数番目のメモリアレイM2ないしM
8の1本のワード線が選択される時には奇数番目のメモ
リアレイM1ないしM7のワード線は全て非選択状態に
される。
2ないしRDCR7とRDCR8とが適当な構成にされ
ることによって、対とされるメモリアレイM1とM2な
いしM7とM8のうちの奇数番目のメモリアレイM1な
いしM7の1本のワード線が選択される時には偶数番目
のメモリアレイM2ないしM8のワード線は全て非選択
状態にされ、逆に偶数番目のメモリアレイM2ないしM
8の1本のワード線が選択される時には奇数番目のメモ
リアレイM1ないしM7のワード線は全て非選択状態に
される。
カラムアドレスデコーダCDCR1は、タイミング制御
回路TCから出力されるデータ線選択タイミング信号も
しくはカラム選択タイミング信号によってその動作が制
御され、そのタイミング信号に同期してデータ線選択信
号もしくはカラム選択信号を出力する。カラムアドレス
デコーダCDCRIは、図示のようにメモリマットの中
央に配置されている。したがって、カラムアドレスデコ
ーダCDCR1の出力線すなわちデータ線選択線は、左
側のメモリアレイM4とM3とM2及び右側のメモリア
レイM5とM6とM7上に延長されてカラムスイッチ回
路CWに結合されている。なお、上記カラムアドレスデ
コーダCDCR1の出力線は、後述するようなシリアル
入出力回路SAM1とSAM2におけるシリアル入出力
のための先頭アドレスを指定するポインタにも結合され
るものである。カラムアドレスデコーダCDCR1は、
各データ線選択線にそれぞれ出力を与える複数の単位回
路から成る。
回路TCから出力されるデータ線選択タイミング信号も
しくはカラム選択タイミング信号によってその動作が制
御され、そのタイミング信号に同期してデータ線選択信
号もしくはカラム選択信号を出力する。カラムアドレス
デコーダCDCRIは、図示のようにメモリマットの中
央に配置されている。したがって、カラムアドレスデコ
ーダCDCR1の出力線すなわちデータ線選択線は、左
側のメモリアレイM4とM3とM2及び右側のメモリア
レイM5とM6とM7上に延長されてカラムスイッチ回
路CWに結合されている。なお、上記カラムアドレスデ
コーダCDCR1の出力線は、後述するようなシリアル
入出力回路SAM1とSAM2におけるシリアル入出力
のための先頭アドレスを指定するポインタにも結合され
るものである。カラムアドレスデコーダCDCR1は、
各データ線選択線にそれぞれ出力を与える複数の単位回
路から成る。
上記シェアード型センスアンプSAとともに配置される
カラムスイッチ回路CWは、メモリアレイM1とM2な
いしM7とM8にそれぞれ対応して設けられるランダム
入出力用の入出力線I10とセンスアンプSAの入出力
端子との間に設けられ、それぞれカラムアドレスデコー
ダCDCR1によって形成されたデータ線選択信号が共
通に供給される。すなわち、上記各カラムスイッチ回路
CWは、上記カラムアドレスデコーダCDCR1によっ
て形成された選択信号を受けて上記センスアンプSAの
入出力端子と図示しないが縦方向に走る入出力線I10
とをそれぞれ結合させる。
カラムスイッチ回路CWは、メモリアレイM1とM2な
いしM7とM8にそれぞれ対応して設けられるランダム
入出力用の入出力線I10とセンスアンプSAの入出力
端子との間に設けられ、それぞれカラムアドレスデコー
ダCDCR1によって形成されたデータ線選択信号が共
通に供給される。すなわち、上記各カラムスイッチ回路
CWは、上記カラムアドレスデコーダCDCR1によっ
て形成された選択信号を受けて上記センスアンプSAの
入出力端子と図示しないが縦方向に走る入出力線I10
とをそれぞれ結合させる。
ここで、カラムアドレスデコーダCDCR1を構成する
単位回路は、それが半導体集積回路技術に従って半導体
基板上に形成されたとき、比較的大きいピッチを持つよ
うになる。この実施例に従うと、カラムスイッチ回路C
Wのそれぞれは、特に制限されないが、上記カラムアド
レスデコーダ回路CDCR1を構成する単位回路の実現
可能なピッチを考慮して1つのデータ線選択信号に応じ
て互いに隣接する4対の相補データ線を4対の相補共通
データ線にそれぞれ同時に結合させるように構成される
。これにより、カラムアドレスデコーダCDCR1の各
単位回路は、そのピッチが合計8本のデータ線からなる
ピッチと一致させられる。この構成の場合、合計で16
ビツトの信号、すなわち、メモリアレイM1又はM2の
4ビット信号、メモリアレイM3又はM4の4ビット信
号、メモリアレイM5又はM6の4ビット信号及びメモ
リアレイM7とM8の4ビット信号が、カラムアドレス
デコーダCDCR1とカラムスイッチ回路CW1からな
るカラム選択回路によって同時に選択される。特に制限
されないが、この実施例に従うと、合計16ビツトの信
号の中から8ビツトの信号の選択を行うため、メモリア
レイM1とM2ないしM7とM8に対応された4組の入
出力線I10とランダム入出力用の入出力回路10BR
との間に第2のカラムスイッチ回路CW12、CW34
、CW56及びCW78が設けられている。
単位回路は、それが半導体集積回路技術に従って半導体
基板上に形成されたとき、比較的大きいピッチを持つよ
うになる。この実施例に従うと、カラムスイッチ回路C
Wのそれぞれは、特に制限されないが、上記カラムアド
レスデコーダ回路CDCR1を構成する単位回路の実現
可能なピッチを考慮して1つのデータ線選択信号に応じ
て互いに隣接する4対の相補データ線を4対の相補共通
データ線にそれぞれ同時に結合させるように構成される
。これにより、カラムアドレスデコーダCDCR1の各
単位回路は、そのピッチが合計8本のデータ線からなる
ピッチと一致させられる。この構成の場合、合計で16
ビツトの信号、すなわち、メモリアレイM1又はM2の
4ビット信号、メモリアレイM3又はM4の4ビット信
号、メモリアレイM5又はM6の4ビット信号及びメモ
リアレイM7とM8の4ビット信号が、カラムアドレス
デコーダCDCR1とカラムスイッチ回路CW1からな
るカラム選択回路によって同時に選択される。特に制限
されないが、この実施例に従うと、合計16ビツトの信
号の中から8ビツトの信号の選択を行うため、メモリア
レイM1とM2ないしM7とM8に対応された4組の入
出力線I10とランダム入出力用の入出力回路10BR
との間に第2のカラムスイッチ回路CW12、CW34
、CW56及びCW78が設けられている。
これらの第2のカラムスイッチ回路CW12ないしCW
7Bは、それぞれの動作が第2のカラムアドレスデコー
ダ回路DEC2によって形成される選択信号によって制
御される。なお、4ビツトの単位での入出力を行う場合
、上記4つのカラムスイッチ回路CW12ないしCW7
8を択一的に動作させればよい。この場合には、主とし
て上記第2のカラムアドレスデコーダ回路DEC2の簡
単な変更と、アドレス発生回路を付加することにより、
4ビツトの単位でのニブルモードによる入出力が可能と
なる。
7Bは、それぞれの動作が第2のカラムアドレスデコー
ダ回路DEC2によって形成される選択信号によって制
御される。なお、4ビツトの単位での入出力を行う場合
、上記4つのカラムスイッチ回路CW12ないしCW7
8を択一的に動作させればよい。この場合には、主とし
て上記第2のカラムアドレスデコーダ回路DEC2の簡
単な変更と、アドレス発生回路を付加することにより、
4ビツトの単位でのニブルモードによる入出力が可能と
なる。
この実施例では、上記メモリアレイM2とM3との間、
及びメモリアレイM6とM7の間に、シリアル入出力回
路SAMIとSAM2がそれぞれ配置される。特に制限
されないが、シリアル入出力回路SAMIとSAM2は
、後述するように上記対とされたデータ線に対応したデ
ータ記憶回路と、これらのデータ記憶回路の入出力端子
をシリアル入出力線に結合ささるスイッチ回路及びこの
スイッチ回路の選択動作を形成するためのシフトレジス
タ及び上記カラムデコーダ回路CDCR1のデコード出
力を受けて、上記シフトレジスタの初期値を記憶するア
ドレスポインタ等を含むものである。
及びメモリアレイM6とM7の間に、シリアル入出力回
路SAMIとSAM2がそれぞれ配置される。特に制限
されないが、シリアル入出力回路SAMIとSAM2は
、後述するように上記対とされたデータ線に対応したデ
ータ記憶回路と、これらのデータ記憶回路の入出力端子
をシリアル入出力線に結合ささるスイッチ回路及びこの
スイッチ回路の選択動作を形成するためのシフトレジス
タ及び上記カラムデコーダ回路CDCR1のデコード出
力を受けて、上記シフトレジスタの初期値を記憶するア
ドレスポインタ等を含むものである。
なお、図示しないが、上記シリアル入出力回路SAMI
には、上記メモリアレイM2との相互を選択的に結合さ
せるためのスイッチ回路が設けられ、メモリアレイM3
と相互を選択的に結合させるためのスイッチ回路が設け
られている。上記メモリアレイM6とM7との間に設け
られるシリアル入出力回路SAM2にも、上記同様なス
イッチ回路が設けられる。
には、上記メモリアレイM2との相互を選択的に結合さ
せるためのスイッチ回路が設けられ、メモリアレイM3
と相互を選択的に結合させるためのスイッチ回路が設け
られている。上記メモリアレイM6とM7との間に設け
られるシリアル入出力回路SAM2にも、上記同様なス
イッチ回路が設けられる。
上記対とされたスイッチ回路は、シリアル入出力回路S
AMIとSAM2とメモリアレイとのデータ転送動作に
おいては、相補的にスイッチ制御される。例えばシリア
ル入出力回路SAMIと、それを基準にして左側に配置
されるメモリアレイM1とM2との間でのデータ転送を
行う場合、それに対応したスイッチ回路がオン状態にさ
れ、右側のメモリアレイM3とM4に対応したスイッチ
回路はオフ状態にされる。また、逆に、シリアル入出力
回路SAMIと、それを基準にして右側に配置されるメ
モリアレイM3とM4との間でのデータ転送を行う場合
、それに対応したスイッチ回路がオン状態にされ、左側
のメモリアレイM1とM2に対応したスイッチ回路はオ
フ状態にされる。
AMIとSAM2とメモリアレイとのデータ転送動作に
おいては、相補的にスイッチ制御される。例えばシリア
ル入出力回路SAMIと、それを基準にして左側に配置
されるメモリアレイM1とM2との間でのデータ転送を
行う場合、それに対応したスイッチ回路がオン状態にさ
れ、右側のメモリアレイM3とM4に対応したスイッチ
回路はオフ状態にされる。また、逆に、シリアル入出力
回路SAMIと、それを基準にして右側に配置されるメ
モリアレイM3とM4との間でのデータ転送を行う場合
、それに対応したスイッチ回路がオン状態にされ、左側
のメモリアレイM1とM2に対応したスイッチ回路はオ
フ状態にされる。
このことは、他のシリアル入出力回路SAM2とメモリ
アレイM5とM6又はM7とM8との間でのデータ転送
においても同様である。
アレイM5とM6又はM7とM8との間でのデータ転送
においても同様である。
上記シリアル入出力回路SAMIとSAM2はの入出力
線は、シリアル入出力回路l0BSに結合される。この
シリアル入出力回路l0BSは、外部端子Dsとの間で
シリアルなデータの授受を行う。
線は、シリアル入出力回路l0BSに結合される。この
シリアル入出力回路l0BSは、外部端子Dsとの間で
シリアルなデータの授受を行う。
情報の読み出し/書き込み動作を制御するためのタイミ
ング制御回路TCは、外部端子から供給されるロウアド
レスストローブ信号RAS、カラムアドレスストローブ
信号CAS、ライトイネーブル信号WE及びシリアル入
出力動作のためのデータ転送信号DT及びクロック信号
CLKを受けることによってランダム入出力動作又はシ
リアル入出力動作のための各種タイミング信号を発生す
る。
ング制御回路TCは、外部端子から供給されるロウアド
レスストローブ信号RAS、カラムアドレスストローブ
信号CAS、ライトイネーブル信号WE及びシリアル入
出力動作のためのデータ転送信号DT及びクロック信号
CLKを受けることによってランダム入出力動作又はシ
リアル入出力動作のための各種タイミング信号を発生す
る。
なお、リフレッシュ制御回路REFCは、カラムアドレ
スストローブCASがロウレベルにされた後にロウアド
レスストローブ信号RASがロウレベルにされたとき、
RAS信号をクロックとしてリフレッシュ動作のための
アドレス信号を発生させる(CASビフォワーRASリ
フレッシュ)ものである、上記リフレッシュ用のアドレ
ス信号は、ロウアドレスバッファR−ADBを介して取
り込まれる。それ故、ロウアドレスバッファR−ADB
は、上記リフレッシュ動作のときに形成される制御信号
により切り換えられるマルチプレクサ機能を持つもので
ある。
スストローブCASがロウレベルにされた後にロウアド
レスストローブ信号RASがロウレベルにされたとき、
RAS信号をクロックとしてリフレッシュ動作のための
アドレス信号を発生させる(CASビフォワーRASリ
フレッシュ)ものである、上記リフレッシュ用のアドレ
ス信号は、ロウアドレスバッファR−ADBを介して取
り込まれる。それ故、ロウアドレスバッファR−ADB
は、上記リフレッシュ動作のときに形成される制御信号
により切り換えられるマルチプレクサ機能を持つもので
ある。
第3図には、上記第1図に示したダイナミック型RAM
における要部一実施例の具体的回路図が示されている。
における要部一実施例の具体的回路図が示されている。
同図には、上記第1図に示したメモリアレイM3とM4
及びシリアル入出力回路SAMIが例示的に示されてい
る。
及びシリアル入出力回路SAMIが例示的に示されてい
る。
メモリアレイM3は、複数の相補データgDL。
DL、複数のワード線WL及び複数のダイナミック型メ
モリセルから成る。メモリアレイM3は、折り返しビッ
ト線(ディシフト線又はデータ線)方式とされる。それ
故に、メモリセルは、1つの相補データ線と1つのワー
ド線とによって構成される2つの交点のうちの一方に配
置される。メモリアレイM4は、上記のメモリアレイM
3と同様な構成にされる。
モリセルから成る。メモリアレイM3は、折り返しビッ
ト線(ディシフト線又はデータ線)方式とされる。それ
故に、メモリセルは、1つの相補データ線と1つのワー
ド線とによって構成される2つの交点のうちの一方に配
置される。メモリアレイM4は、上記のメモリアレイM
3と同様な構成にされる。
1ビツトのメモリセルMCは、図示されているように、
情報記憶キャパシタCsとアドレス選択用MO3FET
Qmとからなり、論理“1″。
情報記憶キャパシタCsとアドレス選択用MO3FET
Qmとからなり、論理“1″。
“0″の情報はキャパシタCsに電荷が有るか無いかの
形で記憶される。情報の読み出しは、MOS F E
T Q mをオン状態にしてキャパシタCsを相補デー
タ線の一方に結合させ、そのデータ線の電位がキャパシ
タCsに蓄積された電荷量に応じてどのような変化が起
きるかをセンスすることによって行われる。
形で記憶される。情報の読み出しは、MOS F E
T Q mをオン状態にしてキャパシタCsを相補デー
タ線の一方に結合させ、そのデータ線の電位がキャパシ
タCsに蓄積された電荷量に応じてどのような変化が起
きるかをセンスすることによって行われる。
メモリアレイM3とM4のそれぞれにおいて、前述のよ
うにメモリセルMCは小さく形成され、また平行に配置
された相補データ線に多くのメモリセルが結合される。
うにメモリセルMCは小さく形成され、また平行に配置
された相補データ線に多くのメモリセルが結合される。
それ故に、キャパシタCsと、データ綿DLの浮遊容量
Co(図示せず)との比は非常に小さな値になる。した
がって、上記キャパシタCsに蓄積された電荷量による
データ線DLの電位変化は、非常に微少な信号となって
いる。しかしながら、この実施例では、上述のようにデ
ータ線を分割することにより、1本のデータ線長さ及び
結合されるメモリセルの数が半減させられるので、デー
タ線の浮遊容1co(図示せず)が減少させられる。こ
の結果、データ線に現れるメモリセルからの読み出し信
号レベルを比較的大きくできる。
Co(図示せず)との比は非常に小さな値になる。した
がって、上記キャパシタCsに蓄積された電荷量による
データ線DLの電位変化は、非常に微少な信号となって
いる。しかしながら、この実施例では、上述のようにデ
ータ線を分割することにより、1本のデータ線長さ及び
結合されるメモリセルの数が半減させられるので、デー
タ線の浮遊容1co(図示せず)が減少させられる。こ
の結果、データ線に現れるメモリセルからの読み出し信
号レベルを比較的大きくできる。
このような微少な信号を検出するセンスアンプSAのセ
ンス動作のための基準電位を形成する回路として、ダミ
ーセルDCが設けられている。このダミーセルDCは、
メモリセルMCと同じ製造条件、同じ設計定数で作られ
たスイッチMO3FETQdと、キャパシタCsの約半
分の容量値を持つようにされたキャパシタCdとにより
構成される。このダミーセルDCのキャパシタCdはス
タンバイ時にリセット用MO3FETQd”により回路
の接地電位がストアされる。
ンス動作のための基準電位を形成する回路として、ダミ
ーセルDCが設けられている。このダミーセルDCは、
メモリセルMCと同じ製造条件、同じ設計定数で作られ
たスイッチMO3FETQdと、キャパシタCsの約半
分の容量値を持つようにされたキャパシタCdとにより
構成される。このダミーセルDCのキャパシタCdはス
タンバイ時にリセット用MO3FETQd”により回路
の接地電位がストアされる。
センスアンプSAは、それぞれラッチ形態にされた増幅
MO3FETQ1.Q2から構成された複数の単位回路
から構成されている。このセンスアンプSAは、アドレ
ッシングにおいて各相補データ線に与えられる微少な電
位変化の差を、タイミング信号(センスアンプ制御信号
)φpal 、φpa2で決まるセンス期間に拡大させ
る(その動作は後述する)。
MO3FETQ1.Q2から構成された複数の単位回路
から構成されている。このセンスアンプSAは、アドレ
ッシングにおいて各相補データ線に与えられる微少な電
位変化の差を、タイミング信号(センスアンプ制御信号
)φpal 、φpa2で決まるセンス期間に拡大させ
る(その動作は後述する)。
センスアンプSAの1つの単位回路(Ql、Q2)は、
図示のようにその入出力端子がメモリアレイM3側の1
対の平行に配置された相補データ線DL、DLにそれぞ
れ前記スイッチ回路S3を構成するスイッチMO3FE
TQ3.Q4を介し結合され、またメモリアレイM4側
の1対の平行に配置された相補データ線DL、DLにそ
れぞれ前記スイッチ回路S4を構成するスイッチMO3
FETQI 1.Ql 2を介して結合されている。
図示のようにその入出力端子がメモリアレイM3側の1
対の平行に配置された相補データ線DL、DLにそれぞ
れ前記スイッチ回路S3を構成するスイッチMO3FE
TQ3.Q4を介し結合され、またメモリアレイM4側
の1対の平行に配置された相補データ線DL、DLにそ
れぞれ前記スイッチ回路S4を構成するスイッチMO3
FETQI 1.Ql 2を介して結合されている。
上記スイッチMO3FETQ3.Q4は、メモリアレイ
M3が選択状態にされたとき、タイミング信号SL3に
よりオン状態に維持される。また、上記スイッチMO3
FETQI 1.Ql 2は、メモリアレイM4が選択
状態にされたとき、タイミング信号SL4によりオン状
態に維持される。このようなタイミング信号SL3.S
L4は、タイミング発生回路5L3G、5L4Gにより
形成される。
M3が選択状態にされたとき、タイミング信号SL3に
よりオン状態に維持される。また、上記スイッチMO3
FETQI 1.Ql 2は、メモリアレイM4が選択
状態にされたとき、タイミング信号SL4によりオン状
態に維持される。このようなタイミング信号SL3.S
L4は、タイミング発生回路5L3G、5L4Gにより
形成される。
上記分割された左右の両相補データ線のそれぞれに結合
されるメモリセルの数は、検出精度を上げるため互いに
等しくされる。センスアンプSAの単位回路の一対の入
出力ノードには、それぞれに1個ずつのダミーセルDC
が結合されている。
されるメモリセルの数は、検出精度を上げるため互いに
等しくされる。センスアンプSAの単位回路の一対の入
出力ノードには、それぞれに1個ずつのダミーセルDC
が結合されている。
上記アドレッシングにおいて、メモリアレイM3又はM
4の相補データ線対の一方に結合されたメモリセルMC
が選択される場合、センスアンプSAの単位回路の一対
の入出力ノードのうちの、一方のデータ線にスイッチM
O3FETを介して結合される1つの入出力ノードに結
合されたダミーセルDCが選択されるように、一対のダ
ミーワードgDWL、DWLのうちの一方が選択される
。
4の相補データ線対の一方に結合されたメモリセルMC
が選択される場合、センスアンプSAの単位回路の一対
の入出力ノードのうちの、一方のデータ線にスイッチM
O3FETを介して結合される1つの入出力ノードに結
合されたダミーセルDCが選択されるように、一対のダ
ミーワードgDWL、DWLのうちの一方が選択される
。
上記センスアンプSAは、その単位回路が上記のように
一対の交差結線されたMO3FETQI。
一対の交差結線されたMO3FETQI。
Q2により構成され、これらの正帰還作用により、相補
データ線間に現れた微少な信号を差動的に増幅する。こ
の正帰還動作は、タイミング信号φpa1によりMO3
FETQ27がオン状態になったとき開始される。この
MO3FBTQ27は、それが導通状態にされたとき、
比較的小さいコンダクタンスを示すようにされている。
データ線間に現れた微少な信号を差動的に増幅する。こ
の正帰還動作は、タイミング信号φpa1によりMO3
FETQ27がオン状態になったとき開始される。この
MO3FBTQ27は、それが導通状態にされたとき、
比較的小さいコンダクタンスを示すようにされている。
上記タイミング信号φpalによってセンスアンプSA
Iの動作が開始されると、アドレッシングによって予め
相補データ線間に与えられていた電位差が増幅される。
Iの動作が開始されると、アドレッシングによって予め
相補データ線間に与えられていた電位差が増幅される。
すなわち、高い方のデータ線電位は遅い速度をもって下
降され、また低い方のそれは速い速度をもって下降され
る。そして、上記電圧差がある程度大きくなったタイミ
ングにおいて発生されるタイミング信号φpa2によっ
て、MO3FETQ28が4通状態にされる。MO3F
ETQ28は、それが導通されたとき比較的大きなコン
ダクタンスを持つようにされている。MO3FETQ2
8の導通開始によって、上記低い方のデータ線電位が急
速に低下される。このように2段階にわけてセンスアン
プSAIの動作を行わせることによって、上記高い方の
電位の大幅な落ち込みが防止される。こうして低い方の
電位が交差結合MO3FETのしきい値電圧以下に低下
したとき正帰還動作が終了し、高い方の電位の下降は電
源電圧Vccより低くかつ上記しきい値電圧より高い電
位に留まるとともに、低い方の電位は最終的に接地電位
(OV)に到達する。
降され、また低い方のそれは速い速度をもって下降され
る。そして、上記電圧差がある程度大きくなったタイミ
ングにおいて発生されるタイミング信号φpa2によっ
て、MO3FETQ28が4通状態にされる。MO3F
ETQ28は、それが導通されたとき比較的大きなコン
ダクタンスを持つようにされている。MO3FETQ2
8の導通開始によって、上記低い方のデータ線電位が急
速に低下される。このように2段階にわけてセンスアン
プSAIの動作を行わせることによって、上記高い方の
電位の大幅な落ち込みが防止される。こうして低い方の
電位が交差結合MO3FETのしきい値電圧以下に低下
したとき正帰還動作が終了し、高い方の電位の下降は電
源電圧Vccより低くかつ上記しきい値電圧より高い電
位に留まるとともに、低い方の電位は最終的に接地電位
(OV)に到達する。
なお、各メモリアレイにおいて、各データ線と各ワード
線との間に無視できない結合容貴が形成されてしまう。
線との間に無視できない結合容貴が形成されてしまう。
それ故に、1つのワード線のレベルが変化されると、実
質的に雑音とみなされる不所望な電位変動が各データ線
に与えられてしまう。
質的に雑音とみなされる不所望な電位変動が各データ線
に与えられてしまう。
しかしながら、折り返しピント線方式のメモリアレイに
おいて、各ワード線WLは、相補データ線の双方と交差
されている。それ故に、ワード線WLのレベル変化に応
じて相補データ線に与えられてしまう雑音は、コモンモ
ード雑音とみなされる。
おいて、各ワード線WLは、相補データ線の双方と交差
されている。それ故に、ワード線WLのレベル変化に応
じて相補データ線に与えられてしまう雑音は、コモンモ
ード雑音とみなされる。
差動型のセンスアンプSAは、このようなコモンモード
雑音に対して実質的に不感である。
雑音に対して実質的に不感である。
上記のアドレッシングの際、一旦破壊されかかったメモ
リセルMCの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復される。しかしながら、前述の
ようにハイレベルが電源電圧Vccに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“O”として読み取られるところの誤動作
が生じる。そこで、この発明には直接関係が無いので図
示しないが、この誤動作を防ぐためにアクティブリスト
ア回路が設けられる。このアクティブリストア回路は、
ロウレベルの信号に対して何ら影響を与えずハイレベル
の信号にのみ選択的に電源電圧Vccの電位にブースト
する働きがある。
リセルMCの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復される。しかしながら、前述の
ようにハイレベルが電源電圧Vccに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“O”として読み取られるところの誤動作
が生じる。そこで、この発明には直接関係が無いので図
示しないが、この誤動作を防ぐためにアクティブリスト
ア回路が設けられる。このアクティブリストア回路は、
ロウレベルの信号に対して何ら影響を与えずハイレベル
の信号にのみ選択的に電源電圧Vccの電位にブースト
する働きがある。
特に制限されないが、プリチャージ回路は、上記両メモ
リアレイM3とM4に対してそれぞれ設けられる。すな
わち、メモリアレイM3において、その1つの回路が代
表として例示的に示されているように、相補データ線D
L、DLと電源電圧Vccとの間にそれぞれ接続された
プリチャージMO3FETQ30.Q31からなる。他
の相補データ線にも、上記同様なプリチャージMOS
F ETからなる単位回路PCが設けられる。これらの
プリチャージ回路は、タイミング発生回路PC3により
形成されるプリチャージ信号により制御される。メモリ
アレイM4において、上記同様に例示的に示されている
ようなMO3FETQ47.Q48からなるプリチャー
ジMO3FETが設けられる。他の相補データ線にも、
上記同様なプリチャージMO3FETからなる単位回路
PCが設けられる。これらのプリチャージ回路は、タイ
ミング発生回路PC4により形成されるプリチャージ信
号により制御される。
リアレイM3とM4に対してそれぞれ設けられる。すな
わち、メモリアレイM3において、その1つの回路が代
表として例示的に示されているように、相補データ線D
L、DLと電源電圧Vccとの間にそれぞれ接続された
プリチャージMO3FETQ30.Q31からなる。他
の相補データ線にも、上記同様なプリチャージMOS
F ETからなる単位回路PCが設けられる。これらの
プリチャージ回路は、タイミング発生回路PC3により
形成されるプリチャージ信号により制御される。メモリ
アレイM4において、上記同様に例示的に示されている
ようなMO3FETQ47.Q48からなるプリチャー
ジMO3FETが設けられる。他の相補データ線にも、
上記同様なプリチャージMO3FETからなる単位回路
PCが設けられる。これらのプリチャージ回路は、タイ
ミング発生回路PC4により形成されるプリチャージ信
号により制御される。
上記タイミング発生回路PC3,PC4の動作は、RA
Mの非アクセス期間、すなわち、RAS信号がハイレベ
ルにされているとき、それに応じてハイレベルにされる
。これによって、各相補データ線は、電源電圧Vccの
レベルに近いようなハイレベルにプリチャージされる。
Mの非アクセス期間、すなわち、RAS信号がハイレベ
ルにされているとき、それに応じてハイレベルにされる
。これによって、各相補データ線は、電源電圧Vccの
レベルに近いようなハイレベルにプリチャージされる。
なお、上記プリチャージ回路における各単位回路は、プ
リチャージ信号に応答して相補データ線の相互を短絡す
るイコライズ用MO3FETを含んでもよい。
リチャージ信号に応答して相補データ線の相互を短絡す
るイコライズ用MO3FETを含んでもよい。
同図において、特に制限されないが、センスアンプSA
を構成する1つの単位回路の入出力ノードは、カラムス
イッチ回路を構成するMOSFETQ19.Q20を介
して共通相補データ線対CD1.CDIに接続され、こ
れと隣接する他の単位回路の入出力ノードは、MO3F
ETQ21゜Q22を介して共通相補データ線CD2.
CD2に接続される。他の単位回路のそれぞれも同様な
MO3FETQ23.Q24及びQ25.Q26を介し
てそれぞれの共通相補データ線対CDI。
を構成する1つの単位回路の入出力ノードは、カラムス
イッチ回路を構成するMOSFETQ19.Q20を介
して共通相補データ線対CD1.CDIに接続され、こ
れと隣接する他の単位回路の入出力ノードは、MO3F
ETQ21゜Q22を介して共通相補データ線CD2.
CD2に接続される。他の単位回路のそれぞれも同様な
MO3FETQ23.Q24及びQ25.Q26を介し
てそれぞれの共通相補データ線対CDI。
CD1及びCD2.CD2に接続される。これらの共通
相補データ線CDI、CDI及びCD2゜CD2は、前
記入出力線I10を構成する。この実施例では、図面が
複雑化されてしまうため、このように、一対のメモリア
レイM3とM4がら2ビツトの単位でのメモリアクセス
を行うように示しているが、前記のように4ビツトの単
位でのメモリアクセスを行う場合には、4対の相補デー
タ線に対して4対の共通相補データ線が設けられるもの
である。
相補データ線CDI、CDI及びCD2゜CD2は、前
記入出力線I10を構成する。この実施例では、図面が
複雑化されてしまうため、このように、一対のメモリア
レイM3とM4がら2ビツトの単位でのメモリアクセス
を行うように示しているが、前記のように4ビツトの単
位でのメモリアクセスを行う場合には、4対の相補デー
タ線に対して4対の共通相補データ線が設けられるもの
である。
このように2組の共通相補データ線CDI、正D1及び
CD2.CD2を設けることにより、カラムスイッチM
O3FETQI 9〜Q22のゲートは、共通化される
。この共通ゲートは、カラムアドレスデコーダを構成す
る単位回路により形成されたデータ線選択信号¥1が供
給される。これにより、合計で4本分からなるデータ線
のピッチに、カラムアドレスデコーダを構成する単位回
路をレイアウトすることができ、両者のピッチを合わせ
ることによって、半導体基板上に無駄な空間が生じなく
できる。
CD2.CD2を設けることにより、カラムスイッチM
O3FETQI 9〜Q22のゲートは、共通化される
。この共通ゲートは、カラムアドレスデコーダを構成す
る単位回路により形成されたデータ線選択信号¥1が供
給される。これにより、合計で4本分からなるデータ線
のピッチに、カラムアドレスデコーダを構成する単位回
路をレイアウトすることができ、両者のピッチを合わせ
ることによって、半導体基板上に無駄な空間が生じなく
できる。
なお、図示しないが、この実施例のRAMは、前記第1
図に示すように、上記メモリアレイM3LとM4と類似
のメモリアレイM1とM2及びM5とM6、M7とM8
が配置され、いわゆる8マツト構成にされる。上記カラ
ム選択信号Y1等は、上記図示しない他メモリアレイの
カラム選択用MO3FETのゲートにも共通に供給され
る。このため、上記カラム選択線は、これらのメモリア
レイに向かって延びている。
図に示すように、上記メモリアレイM3LとM4と類似
のメモリアレイM1とM2及びM5とM6、M7とM8
が配置され、いわゆる8マツト構成にされる。上記カラ
ム選択信号Y1等は、上記図示しない他メモリアレイの
カラム選択用MO3FETのゲートにも共通に供給され
る。このため、上記カラム選択線は、これらのメモリア
レイに向かって延びている。
この実施例において、メモリアレイM3における相補デ
ータ線DL、DLの左端には、次のようなシリアル入出
力回路SAMIが配置される。すなわち、上記メモリア
レイM3における相補データ線DL、DLの信号は、そ
の左端に設けられ−るスイッチMO3FETQ31ない
しQ38等を介して、それぞれに対応して設けられる単
位のデータランチ回路UDFFに転送される。上記スイ
ッチMO3FETQ31なしいQ38は、転送用のタイ
ミング信号TF3.4によってオン状態にされ、上記メ
モリアレイM3のそれぞれの相補データ線の信号をラッ
チ回路UDFFに伝えるものである。これらのラッチ回
路UDFFは、ロングサイクルでのシリアル出力動作も
可能とするため、CMO3(相補型MO3)回路により
構成されたスタティック型プリ717071回路が用い
られる。
ータ線DL、DLの左端には、次のようなシリアル入出
力回路SAMIが配置される。すなわち、上記メモリア
レイM3における相補データ線DL、DLの信号は、そ
の左端に設けられ−るスイッチMO3FETQ31ない
しQ38等を介して、それぞれに対応して設けられる単
位のデータランチ回路UDFFに転送される。上記スイ
ッチMO3FETQ31なしいQ38は、転送用のタイ
ミング信号TF3.4によってオン状態にされ、上記メ
モリアレイM3のそれぞれの相補データ線の信号をラッ
チ回路UDFFに伝えるものである。これらのラッチ回
路UDFFは、ロングサイクルでのシリアル出力動作も
可能とするため、CMO3(相補型MO3)回路により
構成されたスタティック型プリ717071回路が用い
られる。
上記データラッチ回路UDFFに保持された信号をシリ
アルに出力させるため、又は外部からシリアルに供給さ
れた書き込み信号を各データラッチ回路UDFFに入力
するため、データラッチ回路UDFFの入出力端子は、
上記カラムスイッチMO3FETQ19.Q20等と同
様な一対のスイッチMO3FETからなる単位のスイッ
チ回路USWを介してシリアル入出力線IoSに結合さ
れる。上記各スイッチ回路USWは、上記のような2ビ
ツトのランダムアクセスに対応して2組の相補データ線
に対応した2つの単位回路に対してシフトレジスタを構
成する各単位回路USRI。
アルに出力させるため、又は外部からシリアルに供給さ
れた書き込み信号を各データラッチ回路UDFFに入力
するため、データラッチ回路UDFFの入出力端子は、
上記カラムスイッチMO3FETQ19.Q20等と同
様な一対のスイッチMO3FETからなる単位のスイッ
チ回路USWを介してシリアル入出力線IoSに結合さ
れる。上記各スイッチ回路USWは、上記のような2ビ
ツトのランダムアクセスに対応して2組の相補データ線
に対応した2つの単位回路に対してシフトレジスタを構
成する各単位回路USRI。
USR2によってそれぞれ形成された択一的な選択信号
が共通に供給されることによってスイッチ制御される。
が共通に供給されることによってスイッチ制御される。
この実施例では、任意のビット(アドレス)からのシリ
アル出力を可能にするため、図示しないがシフトレジス
タの最終段の出力信号は、初段回路側に帰還させるよう
にされる。これによって、シフトレジスタは、リング状
のシフト動作を行うものとされる。上記シフトレジスタ
は、特に制限されないが、後述するシリアル転送モード
の時に供給されるカラムアドレス信号のデコード信号を
受けるアドレスポインタを構成する各単位回路UPI、
UP2等からその初期値(論理“1”又は論理“0”)
が設定される。言い換えるならば、シフトレジスタには
、上記ポインタを介して上記カラムアドレス信号によっ
て指示されたRAMの相補データ線に対応されたビット
に、論理“1”の選択信号が設定される。上記のように
7ドレスポインタを設ける構成においては、同じY系の
アドレスから繰り返して記憶データををシリアルに読み
出し場合、その都度上記レジスタに対する初期値の設定
を省略できる。
アル出力を可能にするため、図示しないがシフトレジス
タの最終段の出力信号は、初段回路側に帰還させるよう
にされる。これによって、シフトレジスタは、リング状
のシフト動作を行うものとされる。上記シフトレジスタ
は、特に制限されないが、後述するシリアル転送モード
の時に供給されるカラムアドレス信号のデコード信号を
受けるアドレスポインタを構成する各単位回路UPI、
UP2等からその初期値(論理“1”又は論理“0”)
が設定される。言い換えるならば、シフトレジスタには
、上記ポインタを介して上記カラムアドレス信号によっ
て指示されたRAMの相補データ線に対応されたビット
に、論理“1”の選択信号が設定される。上記のように
7ドレスポインタを設ける構成においては、同じY系の
アドレスから繰り返して記憶データををシリアルに読み
出し場合、その都度上記レジスタに対する初期値の設定
を省略できる。
上記シフトレジスタは、外部端子CLKから供給された
クロック信号に基づいて、タイミング制御回路TCによ
り形成されたシフトクロック信号φを受けて、上記選択
信号(論理“l”)のシフト動作を行う。これによって
、最大1つのワード線に結合されるメモリセルの記憶情
報をシリアルに読み出すこと、又は上記1ワード線に対
応したメモリセルへの書き込み情報をシリアルに供給す
ることができる。
クロック信号に基づいて、タイミング制御回路TCによ
り形成されたシフトクロック信号φを受けて、上記選択
信号(論理“l”)のシフト動作を行う。これによって
、最大1つのワード線に結合されるメモリセルの記憶情
報をシリアルに読み出すこと、又は上記1ワード線に対
応したメモリセルへの書き込み情報をシリアルに供給す
ることができる。
上記データラッチ回路UDFFの一対の入出力端子は、
スイッチMO3FETQ39ないしQ49を介して図示
しないメモリアレイM2の相補データ線DL、DLにも
結合される。これらのスインf M OS F E T
Q 39ないしQ46のゲートには、転送タイミング
信号TFI、2が共通に供給される。
スイッチMO3FETQ39ないしQ49を介して図示
しないメモリアレイM2の相補データ線DL、DLにも
結合される。これらのスインf M OS F E T
Q 39ないしQ46のゲートには、転送タイミング
信号TFI、2が共通に供給される。
この実施例では、上記シリアル入出力回路SAMl
(SAM2)に対して、2つづつのメモリアレイM1と
M2及びMSとM4(MSとM6及びM7とMS)との
間でデータの転送を行う構成を採るので、少ない回路規
模によるシリアル入出力動作が可能となる。これによっ
て、チップサイズの小型化を図りつつ、RAMの多機能
化が可能となる。
(SAM2)に対して、2つづつのメモリアレイM1と
M2及びMSとM4(MSとM6及びM7とMS)との
間でデータの転送を行う構成を採るので、少ない回路規
模によるシリアル入出力動作が可能となる。これによっ
て、チップサイズの小型化を図りつつ、RAMの多機能
化が可能となる。
上記のように1つのシリアル入出力回路SAM1 (
SAM2)に対して、2つづつのメモリアレイM1とM
2及びMSとM4(MSとM6及びM7とMS)との間
でデータの転送を実現するため、例えばメモリアレイM
1とM4 (MSとMS)とのデータ転送を行うため、
メモリアレイM2とMS(M6とM7)の相補データ線
が、信号線として利用される。それ故、メモリアレイM
1又はM4(MS又はMS)をアクセスするとき、スイ
ッチ回路S2又は33(S6又は57)は、前述のよう
にセンスアンプSAの動作開始時にいったんオフ状態に
されるが、データの転送動作のときには再びオン状態に
切り換えられる。これによって、メモリアレイM1又は
M4(MS又はMS)とシリアル入出力回路SAMI
(SAM2)との間の信号経路が形成される。
SAM2)に対して、2つづつのメモリアレイM1とM
2及びMSとM4(MSとM6及びM7とMS)との間
でデータの転送を実現するため、例えばメモリアレイM
1とM4 (MSとMS)とのデータ転送を行うため、
メモリアレイM2とMS(M6とM7)の相補データ線
が、信号線として利用される。それ故、メモリアレイM
1又はM4(MS又はMS)をアクセスするとき、スイ
ッチ回路S2又は33(S6又は57)は、前述のよう
にセンスアンプSAの動作開始時にいったんオフ状態に
されるが、データの転送動作のときには再びオン状態に
切り換えられる。これによって、メモリアレイM1又は
M4(MS又はMS)とシリアル入出力回路SAMI
(SAM2)との間の信号経路が形成される。
このことは、第4図に示したタイミング図を参照して詳
細に説明する。
細に説明する。
ロウアドレスストローブ信号RASがハイレベルからロ
ウレベルに変化する前に、データ転送信号DTをロウレ
ベルにすると、タイミング制御回路TCは、これを検出
してデータ転送モードと判定スる。上記ロウアドレスス
トローブ信号RASのロウレベルに同期して、プリチャ
ージ信号PCがハイレベルからロウレベルに変化してプ
リチャージMOS F ETをオフ状態にするとともに
、図示しないアドレス信号AXの取り込みが行われ、R
,AMのロウ系の選択動作、すなわち、1つのワード線
選択動作と、センスアンプ功増幅動作が行われ、RAM
の各相補データ線には選択されたメモリセルの記憶情萄
に従った信号が現れる。この場合、例えば、メモリアレ
イM2、M4、M6、MSのように偶数番目のメモリア
レイにおける1本づつのワード線WLが選択状態にされ
とき、上記メモリアレイM2ないしMSの選択動作に応
じてスイッチ回路S2なしいS8がオン状態を維持し、
奇数番目のスイッチ回路SlなしいS7はオン状態から
オフ状態に切り換えられる。同図にあっては、スイッチ
回路S3と84に対応した制御信号SL3とSL4が例
示的に示されている。
ウレベルに変化する前に、データ転送信号DTをロウレ
ベルにすると、タイミング制御回路TCは、これを検出
してデータ転送モードと判定スる。上記ロウアドレスス
トローブ信号RASのロウレベルに同期して、プリチャ
ージ信号PCがハイレベルからロウレベルに変化してプ
リチャージMOS F ETをオフ状態にするとともに
、図示しないアドレス信号AXの取り込みが行われ、R
,AMのロウ系の選択動作、すなわち、1つのワード線
選択動作と、センスアンプ功増幅動作が行われ、RAM
の各相補データ線には選択されたメモリセルの記憶情萄
に従った信号が現れる。この場合、例えば、メモリアレ
イM2、M4、M6、MSのように偶数番目のメモリア
レイにおける1本づつのワード線WLが選択状態にされ
とき、上記メモリアレイM2ないしMSの選択動作に応
じてスイッチ回路S2なしいS8がオン状態を維持し、
奇数番目のスイッチ回路SlなしいS7はオン状態から
オフ状態に切り換えられる。同図にあっては、スイッチ
回路S3と84に対応した制御信号SL3とSL4が例
示的に示されている。
上記奇数番目のスイッチ回路SlなしいS7がオフ状態
された後、偶数番目のメモリアレイM2ないしMSにお
ける1本のワード線WLがそれぞれ選択状態にされる。
された後、偶数番目のメモリアレイM2ないしMSにお
ける1本のワード線WLがそれぞれ選択状態にされる。
このワード線WLの選択状態によって、上記メモリアレ
イM2なしいMSの相補データ線には、選択されたメモ
リセルの記憶情報に従った微小信号が現れる。この微小
読み出し信号は、タイミング信号φpal+φpa2が
発生されることによって、センスアンプSAが増幅動作
を開始することによって増幅される。
イM2なしいMSの相補データ線には、選択されたメモ
リセルの記憶情報に従った微小信号が現れる。この微小
読み出し信号は、タイミング信号φpal+φpa2が
発生されることによって、センスアンプSAが増幅動作
を開始することによって増幅される。
カラムアドレスストローブ信号CASをロウレベルにす
ると、これに同期してアドレス信号AYの取り込みが行
われる。この動作モードでは、カラム系の選択動作に代
えて、ポインタに対する初期値設定が行われる。すなわ
ち、上記アドレス信号AYのデコード出力によって指示
された1つの単位ポインタUPiに論理“1”が、残り
全部の単位のポインタUPには論理″0″がセットされ
る。これらのポインタUPの保持情報は、シフトレジス
タにそのまま転送される。これによってシフトレジスタ
に対する初期設定が行われる。
ると、これに同期してアドレス信号AYの取り込みが行
われる。この動作モードでは、カラム系の選択動作に代
えて、ポインタに対する初期値設定が行われる。すなわ
ち、上記アドレス信号AYのデコード出力によって指示
された1つの単位ポインタUPiに論理“1”が、残り
全部の単位のポインタUPには論理″0″がセットされ
る。これらのポインタUPの保持情報は、シフトレジス
タにそのまま転送される。これによってシフトレジスタ
に対する初期設定が行われる。
例えば、メモリアレイM4とMSの記憶情報をシリアル
に読み出す場合、特に制限されないが、上記信号CAS
のロウレベルへの変化タイミングで、上記オフ状態にさ
れた奇数番のスイッチ回路のうち、データ転送に必要と
されるスイッチ回路S3と87に対応された制御信号S
L3とSLYとが再びハイレベルにされる。これによっ
て、上記メモリアレイM4とMSの選択されたワード線
に結合されたメモリセルの記憶情報がセンスアンプSA
の動作によって増幅されているので、上記非選択状態の
メモリアレイM3とM7の相補データ線を通してシリア
ル入出力回路SAMIとSAM2の各データラッチ回路
に転送させることができる。この場合、シリアル入出力
回路SAMIとSAM2には、その右側に配置されたス
イッチMO3FETに対応した転送タイミング信号TF
3゜4 (TF7.8)が形成されるものである。
に読み出す場合、特に制限されないが、上記信号CAS
のロウレベルへの変化タイミングで、上記オフ状態にさ
れた奇数番のスイッチ回路のうち、データ転送に必要と
されるスイッチ回路S3と87に対応された制御信号S
L3とSLYとが再びハイレベルにされる。これによっ
て、上記メモリアレイM4とMSの選択されたワード線
に結合されたメモリセルの記憶情報がセンスアンプSA
の動作によって増幅されているので、上記非選択状態の
メモリアレイM3とM7の相補データ線を通してシリア
ル入出力回路SAMIとSAM2の各データラッチ回路
に転送させることができる。この場合、シリアル入出力
回路SAMIとSAM2には、その右側に配置されたス
イッチMO3FETに対応した転送タイミング信号TF
3゜4 (TF7.8)が形成されるものである。
なお、メモリアレイM1とM5の記憶情報をシリアルに
読み出す場合、いったんオフ状態にされた偶数番のスイ
ッチ回路のうち、データ転送に必要とされるスイッチ回
路S2と86に対応された制御信号SL2とSL6 (
図示せず)とが再びハイレベルにされる。これによって
、上記メモリアレイM1とM5の選択されたワード線に
結合されたメモリセルの記憶情報がセンスアンプSAの
動作によって増幅されているので、上記非選択状態のメ
モリアレイM2とM6の相補データ線を通してシリアル
入出力回路SAMIとSAM2の各データラッチ回路に
転送させることができる。この場合、シリアル入出力回
路SAMIとSAM2には、その左側に配置されたスイ
ッチMOS F ETに対応した転送タイミング信号T
FI、2 (TF5.6)が形成されるものである。
読み出す場合、いったんオフ状態にされた偶数番のスイ
ッチ回路のうち、データ転送に必要とされるスイッチ回
路S2と86に対応された制御信号SL2とSL6 (
図示せず)とが再びハイレベルにされる。これによって
、上記メモリアレイM1とM5の選択されたワード線に
結合されたメモリセルの記憶情報がセンスアンプSAの
動作によって増幅されているので、上記非選択状態のメ
モリアレイM2とM6の相補データ線を通してシリアル
入出力回路SAMIとSAM2の各データラッチ回路に
転送させることができる。この場合、シリアル入出力回
路SAMIとSAM2には、その左側に配置されたスイ
ッチMOS F ETに対応した転送タイミング信号T
FI、2 (TF5.6)が形成されるものである。
また、上記シリアル入出力回路SAM1.SAM2に隣
接したメモリアレイM2又はM3.M6又はM7との間
でのデータ転送の場合、これらのシリアル入出力回路S
AMI、SAM2は上記メモリアレイM2又はM3.M
6又はM7に直接接続されるものであるため、このとき
非選択状態にされるメモリアレイM1又はM4、M5又
はM8に対応されたスイッチ回路S1又はs4、S5又
はS8はオフ状態のままにされる。
接したメモリアレイM2又はM3.M6又はM7との間
でのデータ転送の場合、これらのシリアル入出力回路S
AMI、SAM2は上記メモリアレイM2又はM3.M
6又はM7に直接接続されるものであるため、このとき
非選択状態にされるメモリアレイM1又はM4、M5又
はM8に対応されたスイッチ回路S1又はs4、S5又
はS8はオフ状態のままにされる。
この後、上記データ転送信号DTをロウレベルからハイ
レベルに変化させると、シフトレジスタにシフトクロッ
ク信号φの供給が開始され、前述のようなシフト動作が
行われる。これによって、クロック信号φのロウレベル
に同期して上記カラム系のアドレス信号AYによって指
示されたシフトレジスタのビットに対応されたデータラ
ンチ回路FFの保持情報が外部端子Dsからシリアルに
出力される。
レベルに変化させると、シフトレジスタにシフトクロッ
ク信号φの供給が開始され、前述のようなシフト動作が
行われる。これによって、クロック信号φのロウレベル
に同期して上記カラム系のアドレス信号AYによって指
示されたシフトレジスタのビットに対応されたデータラ
ンチ回路FFの保持情報が外部端子Dsからシリアルに
出力される。
以後、上記シリアル出力動作と並行して、信号RAS、
CASを一旦ハイレベルにして、再びロウレベルにする
と、8ビツト(4ビツト)の単位でのランダムアクセス
による書き込み/読み出しを行うことができる。
CASを一旦ハイレベルにして、再びロウレベルにする
と、8ビツト(4ビツト)の単位でのランダムアクセス
による書き込み/読み出しを行うことができる。
なお、書き込み動作のときには、予めシリアル入力動作
によって、上記データラッチ回路に書き込み情報を伝え
ておいて、上記転送動作によって選択されたメモリアレ
イに書き込みデータを伝えることによって1ワ一ド線分
の書き込みを一斉に行うことがきる。
によって、上記データラッチ回路に書き込み情報を伝え
ておいて、上記転送動作によって選択されたメモリアレ
イに書き込みデータを伝えることによって1ワ一ド線分
の書き込みを一斉に行うことがきる。
〔実施例2〕
第1図には、この発明が適用されたダイナミック型RA
Mの他の一実施例のブロック図が示されている。同図に
おけるメモリアレイやセンスアンプ及びカラムデコーダ
等の主要な各回路ブロックは、上記第1図と同様に半導
体チップにおける実際の幾何学的な配置にはゾ合わせて
描かれている。
Mの他の一実施例のブロック図が示されている。同図に
おけるメモリアレイやセンスアンプ及びカラムデコーダ
等の主要な各回路ブロックは、上記第1図と同様に半導
体チップにおける実際の幾何学的な配置にはゾ合わせて
描かれている。
この実施例は、シェアードセンス方式を採用するととも
に、特に制限されないが、シリアル入出力機能を付加し
たダイナミック型RAMに向けられている。RAMを構
成する種々の回路は、後の説明から明らかとなるように
、タイミング制御回路TCからそれぞれ発生される種々
のタイミング信号によってそれぞれの動作が制御される
。しかしながら、第2図においては、前記同様に図面が
複雑になることを防ぐためにタイミング制御回路TCと
種々の回路との間に設けられるべき信号線は省略されて
いる。
に、特に制限されないが、シリアル入出力機能を付加し
たダイナミック型RAMに向けられている。RAMを構
成する種々の回路は、後の説明から明らかとなるように
、タイミング制御回路TCからそれぞれ発生される種々
のタイミング信号によってそれぞれの動作が制御される
。しかしながら、第2図においては、前記同様に図面が
複雑になることを防ぐためにタイミング制御回路TCと
種々の回路との間に設けられるべき信号線は省略されて
いる。
この実施例のダイナミック型RAMは、特に制限されな
いが、4つのメモリアレイM1ないしM4を持つ。メモ
リアレイM1ないしM4のそれぞれは、折り返しビット
線(データ線)方式をもって構成される。それ故に、各
メモリアレイMlなしいM4は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第2図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。
いが、4つのメモリアレイM1ないしM4を持つ。メモ
リアレイM1ないしM4のそれぞれは、折り返しビット
線(データ線)方式をもって構成される。それ故に、各
メモリアレイMlなしいM4は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第2図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。
メモリアレイMlとM2、M3とM4のそれぞれの相互
は、それぞれ対とされている。この実施例に従うと、対
のメモリアレイのそれぞれのデータ線は、互いに実質的
に等しいデータ線容量を持つようにされる。データ線容
量を互いに実質的に等しくさせるため、特に制限されな
いが、メモリアレイM1とM2、M3とM4の相互は、
互いに同じ構成、すなわち、互いに等しい数のデータ線
、メモリセル及びワード線を持つようにされる。
は、それぞれ対とされている。この実施例に従うと、対
のメモリアレイのそれぞれのデータ線は、互いに実質的
に等しいデータ線容量を持つようにされる。データ線容
量を互いに実質的に等しくさせるため、特に制限されな
いが、メモリアレイM1とM2、M3とM4の相互は、
互いに同じ構成、すなわち、互いに等しい数のデータ線
、メモリセル及びワード線を持つようにされる。
この実施例では、上記第1図の実施例と異なり、対のメ
モリアレイM1とM2には、前記センスアンプSAのみ
が配置され、上記2つのメモリアレイM1とM2によっ
て選択的に利用されるランダム入出力用のカラムスイッ
チCW及び入出力に% 110は配置されない。他の対
とされたメモリアレイM3と4との間にも、上記と同様
な構成のセンスアンプSAが配置される。
モリアレイM1とM2には、前記センスアンプSAのみ
が配置され、上記2つのメモリアレイM1とM2によっ
て選択的に利用されるランダム入出力用のカラムスイッ
チCW及び入出力に% 110は配置されない。他の対
とされたメモリアレイM3と4との間にも、上記と同様
な構成のセンスアンプSAが配置される。
上記メモリアレイM1とそれに対応したセンスアンプS
Aとの間には、それらの相互を選択的に結合させるため
のスイッチ回路Slが設けられ、同様に、メモリアレイ
M2と上記センスアンプSAとの間には、それらの相互
を選択的に結合させるためのスイッチ回路S2が設けら
れている。他の対のメモリアレイM3とM4と、それに
対応したセンスアンプSAとの間にも、上記同様なスイ
ッチ回路S3と84が設けられている。
Aとの間には、それらの相互を選択的に結合させるため
のスイッチ回路Slが設けられ、同様に、メモリアレイ
M2と上記センスアンプSAとの間には、それらの相互
を選択的に結合させるためのスイッチ回路S2が設けら
れている。他の対のメモリアレイM3とM4と、それに
対応したセンスアンプSAとの間にも、上記同様なスイ
ッチ回路S3と84が設けられている。
上記対とされたスイッチ回路S1とS2、S3とS4は
、センスアンプSAが動作を開始しる時には原則として
後述するようにロウ系タイミング信号によって相補的に
スイッチ制御される。1つのセンスアンプSAに対応さ
れた2つのスイッチ回路31と82は、原則的には、メ
モリのアクセスの開始において、その一方がオフ状態に
される。
、センスアンプSAが動作を開始しる時には原則として
後述するようにロウ系タイミング信号によって相補的に
スイッチ制御される。1つのセンスアンプSAに対応さ
れた2つのスイッチ回路31と82は、原則的には、メ
モリのアクセスの開始において、その一方がオフ状態に
される。
これによって、一対のメモリアレイM1とM2のうちの
一方がセンスアンプSAから切り離され、他方がセンス
アンプSAと結合されたままとされる。言い換えると、
一方のメモリアレイにおける多対のデータ線がセンスア
ンプSAから切り離され、他方のメモリアレイにおける
多対のデータ線がセンスアンプSAに結合されたままと
される。
一方がセンスアンプSAから切り離され、他方がセンス
アンプSAと結合されたままとされる。言い換えると、
一方のメモリアレイにおける多対のデータ線がセンスア
ンプSAから切り離され、他方のメモリアレイにおける
多対のデータ線がセンスアンプSAに結合されたままと
される。
このことは、他のメモリアレイM3とM4に対応したセ
ンスアンプSA及びスイッチ回路S3と84との関係に
おいても同様である。
ンスアンプSA及びスイッチ回路S3と84との関係に
おいても同様である。
図示のRAMは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファR
−ADB、カラムアドレスバッファC−ADB、ロウア
ドレス出力回路R−DRV、カラムアドレス出力回路C
−DR■、ロウアドレスデコーダRDCRlなしいRD
。
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファR
−ADB、カラムアドレスバッファC−ADB、ロウア
ドレス出力回路R−DRV、カラムアドレス出力回路C
−DR■、ロウアドレスデコーダRDCRlなしいRD
。
CR4,カラムアドレスデコーダCDCR及びこのデコ
ーダCDCHに対応して設けられるカラムスイッチ回路
CW等から構成される。
ーダCDCHに対応して設けられるカラムスイッチ回路
CW等から構成される。
アドレス選択回路を構成する各回路の構成及びその動作
は、基本的には前記第1図のそれと同様であるので、そ
の説明を省略する。
は、基本的には前記第1図のそれと同様であるので、そ
の説明を省略する。
この実施例では、上記のようにカラムアドレスデコーダ
CDCRが配置される領域に、上記カラムスイッチ回路
CW、及びランダム入出力vA110が配置される。こ
れによって、メモリアレイM1ないしM4に対して上記
カラムデコーダCDCR及びカラムスイッチ回路CW及
び人出力線■10を集中して配置できるため、高集積化
が可能となる。すなわら、カラムスイッチとカラムデコ
ーダとが近接して配置されることによって、その信号線
を最短距離を持って形成することがでろ。この実施例に
おいては、メモリアレイ〜11とM4の読み出し又は書
き込み動作において、非選択にされるメモリアレイM2
又はM3の相補データ線を信号線として用いる。それ故
、前記同様にスイッチ回路S2又はS3は、上記メモリ
アレイM1又はM4に対するアクセスのとき、センスア
ンプSAが動作を開始する時点ではいったんオフ状態に
されるが、データの読り出し又は書き込みのときには、
再びオン状態にされるものである。
CDCRが配置される領域に、上記カラムスイッチ回路
CW、及びランダム入出力vA110が配置される。こ
れによって、メモリアレイM1ないしM4に対して上記
カラムデコーダCDCR及びカラムスイッチ回路CW及
び人出力線■10を集中して配置できるため、高集積化
が可能となる。すなわら、カラムスイッチとカラムデコ
ーダとが近接して配置されることによって、その信号線
を最短距離を持って形成することがでろ。この実施例に
おいては、メモリアレイ〜11とM4の読み出し又は書
き込み動作において、非選択にされるメモリアレイM2
又はM3の相補データ線を信号線として用いる。それ故
、前記同様にスイッチ回路S2又はS3は、上記メモリ
アレイM1又はM4に対するアクセスのとき、センスア
ンプSAが動作を開始する時点ではいったんオフ状態に
されるが、データの読り出し又は書き込みのときには、
再びオン状態にされるものである。
特に制限されないが、この実施例では、シリアル入出力
PPが付加される。シリアル入出力回路SAMIとSA
M2は、上記メモリアレイM1とM4に隣接して配置さ
れる。この実施例では、特に制限されないが、上記カラ
ムデコーダCDCRの出力線を最短距離に配置するめだ
、言い換えるならば、その出力線がメモリアレイM2及
びM3を通って延長されることによるカラム選択線と相
補データ線との間で生じるカップリングノイズの発生を
防止するために、上記シリアル入出力のための初期アド
レスを設定するためのデコーダCDCRI及びCDCR
2がそれぞれ設けられるものである。
PPが付加される。シリアル入出力回路SAMIとSA
M2は、上記メモリアレイM1とM4に隣接して配置さ
れる。この実施例では、特に制限されないが、上記カラ
ムデコーダCDCRの出力線を最短距離に配置するめだ
、言い換えるならば、その出力線がメモリアレイM2及
びM3を通って延長されることによるカラム選択線と相
補データ線との間で生じるカップリングノイズの発生を
防止するために、上記シリアル入出力のための初期アド
レスを設定するためのデコーダCDCRI及びCDCR
2がそれぞれ設けられるものである。
この構成においては、上述のようにセンスアンプSAが
2組設けられるにもかかわらず、ランダム入出力のため
のカラムスイッチCWとそれに対応した入出力ll10
をカラムアドレスデコーダCDCRに対応させて1つだ
けで構成できるから、高集積化が可能となる。
2組設けられるにもかかわらず、ランダム入出力のため
のカラムスイッチCWとそれに対応した入出力ll10
をカラムアドレスデコーダCDCRに対応させて1つだ
けで構成できるから、高集積化が可能となる。
なお、上記シリアル入出力機能を付加する場合、上記シ
リアル入出力回路SAMIとSAM2は、上記センスア
ンプSAと同じ位置に配置するものであってもよい。ま
た、シリアル入出力の先頭アドレスを指定するめだのデ
コーダは、上記デコーダCDCR1とCDCR2を省略
して、上記ランダム入出力用のカラムアドレスデコーダ
CDCRの出力信号を利用するものであってもよい。さ
らに、上記シリアル入出力回路SAMI、SAM2その
ものをを省略するものであってもよい。
リアル入出力回路SAMIとSAM2は、上記センスア
ンプSAと同じ位置に配置するものであってもよい。ま
た、シリアル入出力の先頭アドレスを指定するめだのデ
コーダは、上記デコーダCDCR1とCDCR2を省略
して、上記ランダム入出力用のカラムアドレスデコーダ
CDCRの出力信号を利用するものであってもよい。さ
らに、上記シリアル入出力回路SAMI、SAM2その
ものをを省略するものであってもよい。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (1)一対のメモリアレイからの記憶情報を選択的にに
受けてセンス動作を行うシェアード型センス方式のダイ
ナミック型RAMにおいて、上記一方のメモリアレイの
データ線に上記両メモリアレイに対して共通に用いられ
るシリアル入出力回路又はランダム入出力用のカラムス
イッチとカラムデコーダを配置することにより、1つの
シリアル入出力回路又はランダム入出力用の回路に対し
て左右対称的に2組のメモリアレイ及びシェアード型セ
ンスアンプを配置できるため、大記憶容量化を図ったR
AMの高集積化を実現できるという効果が得られる。
る。すなわち、 (1)一対のメモリアレイからの記憶情報を選択的にに
受けてセンス動作を行うシェアード型センス方式のダイ
ナミック型RAMにおいて、上記一方のメモリアレイの
データ線に上記両メモリアレイに対して共通に用いられ
るシリアル入出力回路又はランダム入出力用のカラムス
イッチとカラムデコーダを配置することにより、1つの
シリアル入出力回路又はランダム入出力用の回路に対し
て左右対称的に2組のメモリアレイ及びシェアード型セ
ンスアンプを配置できるため、大記憶容量化を図ったR
AMの高集積化を実現できるという効果が得られる。
(2)上記一方のメモリアレイのデータ線に上記両メモ
リアレイに対して共通に用いられるシリアル入出力回路
が形成される構成において、上記シェアード型センスア
ンプに隣接してランダム入出力用のカラムスイッチ及び
入出力線を配置し、上記シリアル入出力回路を中心とし
て左右対称的に上記構成のシェアード型センスアンプ及
びメモリアレイを配置するとともに、カラムアドレスデ
コーダを中心として、上記構成のメモリアレイ、センス
アンプ及びシリアル入出力回路を左右対称的に配置する
ことによって、回路規模をそれほど増加させることなく
、シリアル入出力機能を付加した大記憶容量のRAMを
得ることができるという効果が得られる。
リアレイに対して共通に用いられるシリアル入出力回路
が形成される構成において、上記シェアード型センスア
ンプに隣接してランダム入出力用のカラムスイッチ及び
入出力線を配置し、上記シリアル入出力回路を中心とし
て左右対称的に上記構成のシェアード型センスアンプ及
びメモリアレイを配置するとともに、カラムアドレスデ
コーダを中心として、上記構成のメモリアレイ、センス
アンプ及びシリアル入出力回路を左右対称的に配置する
ことによって、回路規模をそれほど増加させることなく
、シリアル入出力機能を付加した大記憶容量のRAMを
得ることができるという効果が得られる。
(3)上記一方のメモリアレイのデータ線に上記両メモ
リアレイに対して共通に用いられるランダム入出力用の
カラムスイッチとカラムデコーダが形成される構成にお
いて、上記カラムアドレスデコーダ及びランダム入出力
回路を中心として左右対称的に上記構成のシェアード型
センスアンプとそれに対応したメモリアレイを配置する
ことによって、シェアード型センスアンプ方式のダイナ
ミック型RAMの高集積化を実現できるという効果が得
られる。
リアレイに対して共通に用いられるランダム入出力用の
カラムスイッチとカラムデコーダが形成される構成にお
いて、上記カラムアドレスデコーダ及びランダム入出力
回路を中心として左右対称的に上記構成のシェアード型
センスアンプとそれに対応したメモリアレイを配置する
ことによって、シェアード型センスアンプ方式のダイナ
ミック型RAMの高集積化を実現できるという効果が得
られる。
以上本発明者によってなされた発明を実施例とともに具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第1図において
、カラムアドレスデコーダCDCR1に対して右側又は
左側のメモリマットを省略するものであってもよい。言
い換えるならば、カラムアドレスデコーダCDCRによ
り4つのメモリアレイに対して選択信号を形成するもの
であってもよい。また、入出力のビット数は、前記のよ
うに8ビツト又は4ビツト構成の他、1ビツトにするも
のであってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第1図において
、カラムアドレスデコーダCDCR1に対して右側又は
左側のメモリマットを省略するものであってもよい。言
い換えるならば、カラムアドレスデコーダCDCRによ
り4つのメモリアレイに対して選択信号を形成するもの
であってもよい。また、入出力のビット数は、前記のよ
うに8ビツト又は4ビツト構成の他、1ビツトにするも
のであってもよい。
また、シリアル入出力回路は、ポインタを省略してシフ
トレジスタに直接にカラムアドレスデコーダの出力信号
を供給するも゛のであってもよい。
トレジスタに直接にカラムアドレスデコーダの出力信号
を供給するも゛のであってもよい。
また、シフトレジスタをシリアル/パラレル変換動作の
ためのデータ転送レジスタとして用いるもものであって
もよい。また、ランダム入出力回路10BRには、演算
機能を付加するものであってもよい。すなわち、例えば
外部制御信号RAS、CAS及びWE等の組み合わせか
ら演算制御信号の設定モードを指定してアドレス端子又
は入出力端子から演算モード信号を供給するとともに、
メモリアレイから読み出した信号と、外部端子から供給
される入出力とをその演算モードに従った論理演算を行
い、書き込み信号を形成するものであってもよい。
ためのデータ転送レジスタとして用いるもものであって
もよい。また、ランダム入出力回路10BRには、演算
機能を付加するものであってもよい。すなわち、例えば
外部制御信号RAS、CAS及びWE等の組み合わせか
ら演算制御信号の設定モードを指定してアドレス端子又
は入出力端子から演算モード信号を供給するとともに、
メモリアレイから読み出した信号と、外部端子から供給
される入出力とをその演算モードに従った論理演算を行
い、書き込み信号を形成するものであってもよい。
前記第3図の実施例において、プリチャージ回路は、セ
ンスアンプの入出力端子側に設けるものであってもよい
。この場合、プリチャージ回路を構成するMOS F
ETの数及びその制御信号線を半減させることができる
。また、センスアンプは、CMOSラッチ回路を利用す
るものであってもよい。すなわち、入力と出力とが交差
結合されたCMOSインバータ回路により単位回路を構
成し、それにセンスアンプの動作タイミング信号に従っ
て電源電圧及び回路の接地電位をそれぞれ供給すること
のであってもよい。
ンスアンプの入出力端子側に設けるものであってもよい
。この場合、プリチャージ回路を構成するMOS F
ETの数及びその制御信号線を半減させることができる
。また、センスアンプは、CMOSラッチ回路を利用す
るものであってもよい。すなわち、入力と出力とが交差
結合されたCMOSインバータ回路により単位回路を構
成し、それにセンスアンプの動作タイミング信号に従っ
て電源電圧及び回路の接地電位をそれぞれ供給すること
のであってもよい。
この発明は、前記のようなシリアル入出力機能を付加し
たデュアルポートRAMの他、シェアード型センスアン
プを用いたダイナミック型RAMに広く利用できるもの
である。
たデュアルポートRAMの他、シェアード型センスアン
プを用いたダイナミック型RAMに広く利用できるもの
である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一対のメモリアレイからの記憶情報を選択
的にに受けてセンス動作を行うシェアード型センス方式
のダイナミック型RAMにおいて、上記一方のメモリア
レイのデータ線に上記両メモリアレイに対して共通に用
いられるシリアル入出力回路又はランダム入出力用のカ
ラムスイッチとカラムデコーダを配置することにより、
1つのシリアル入出力回路又はランダム入出力用の回路
に対して左右対称的に2組のメモリアレイ及びシェアー
ド型センスアンプを配置できるため、大記憶容量化を図
ったRAMの高集積化を実現できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、一対のメモリアレイからの記憶情報を選択
的にに受けてセンス動作を行うシェアード型センス方式
のダイナミック型RAMにおいて、上記一方のメモリア
レイのデータ線に上記両メモリアレイに対して共通に用
いられるシリアル入出力回路又はランダム入出力用のカ
ラムスイッチとカラムデコーダを配置することにより、
1つのシリアル入出力回路又はランダム入出力用の回路
に対して左右対称的に2組のメモリアレイ及びシェアー
ド型センスアンプを配置できるため、大記憶容量化を図
ったRAMの高集積化を実現できる。
第1図は、この発明の一実施例を示すブロック図、
第2図は、この発明の他の一実施例を示すブロック図、
第3図は、上記第1図における主要な回路の具体的一実
施例を示す回路図、 第4図は、その動作の一例を説明するためのタイミング
図である。 M1〜M8・・メモリアレイ、SA・・センスアンプ、
CW・・ランダム入出力用カラムスイッチ回路、Ilo
・・ランダム用の入出力線、81〜S8・・スイッチ回
路、RDCR1〜RDCR8・・ロウアドレスデコーダ
、CDCR,CDCR1,CDCR2DEC2・・カラ
ムアドレスデコーダ、CW12〜CW7B・・第2のカ
ラムスイッチ回路、l0BR・・ランダム入出力回路、
TOBS・・シリアル入出力回路、R−ADB・・ロウ
アドレスバッファ、C−ADB・・カラムアドレスバッ
ファ、R−DRV・・ロウアドレス出力回路、C−DR
V・・カラムアドレス出力回路、TC・・タイミング制
御回路、REFC・・リフレッシュ制御回路、MC・・
メモリセル、DC・・ダミーセル、PC・・プリチャー
ジ回路、UDFF・・データラッチ回路、USW・・ス
イッチ回N、USRI、USR2・・シフトレジスタ、
UPl、UF4・・ポインタ、■os・・シリアル入出
力線、PC3,PC4・・プリチャージ信号発生回路、
5L3G、5L4G・・タイミング発生回路
施例を示す回路図、 第4図は、その動作の一例を説明するためのタイミング
図である。 M1〜M8・・メモリアレイ、SA・・センスアンプ、
CW・・ランダム入出力用カラムスイッチ回路、Ilo
・・ランダム用の入出力線、81〜S8・・スイッチ回
路、RDCR1〜RDCR8・・ロウアドレスデコーダ
、CDCR,CDCR1,CDCR2DEC2・・カラ
ムアドレスデコーダ、CW12〜CW7B・・第2のカ
ラムスイッチ回路、l0BR・・ランダム入出力回路、
TOBS・・シリアル入出力回路、R−ADB・・ロウ
アドレスバッファ、C−ADB・・カラムアドレスバッ
ファ、R−DRV・・ロウアドレス出力回路、C−DR
V・・カラムアドレス出力回路、TC・・タイミング制
御回路、REFC・・リフレッシュ制御回路、MC・・
メモリセル、DC・・ダミーセル、PC・・プリチャー
ジ回路、UDFF・・データラッチ回路、USW・・ス
イッチ回N、USRI、USR2・・シフトレジスタ、
UPl、UF4・・ポインタ、■os・・シリアル入出
力線、PC3,PC4・・プリチャージ信号発生回路、
5L3G、5L4G・・タイミング発生回路
Claims (1)
- 【特許請求の範囲】 1、シェアード型センスアンプを中心にして左右に配置
された一対のメモリアレイを含み、上記一方のメモリア
レイのデータ線に上記両メモリアレイに対して共通に用
いられるシリアル入出力回路又はランダム入出力用のカ
ラムスイッチとカラムデコーダを配置することを特徴と
するダイナミック型RAM。 2、上記一方のメモリアレイのデータ線に上記両メモリ
アレイに対して共通に用いられるシリアル入出力回路が
形成される構成において、上記シェアード型センスアン
プには、ランダム入出力用のカラムスイッチ及び入出力
線が配置されるとともに、上記シリアル入出力回路を中
心として左右対称的に上記構成のシェアード型センスア
ンプ及びメモリアレイが配置されるものであることを特
徴とする特許請求の範囲第1項記載のダイナミック型R
AM。 3、上記一方のメモリアレイのデータ線に上記両メモリ
アレイに対して共通に用いられるランダム入出力用のカ
ラムスイッチとカラムデコーダが形成される構成におい
て、他方のメモリアレイのデータ線に、シリアル入出力
回路が設けられるとともに、上記カラムスイッチとカラ
ムデコーダを中心として左右対称的に上記構成のシェア
ード型センスアンプとそれに対応したメモリアレイ及び
シリアル入出力回路が配置されるものであることを特徴
とする特許請求の範囲第1項記載のダイナミック型RA
M。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61298710A JPS63152091A (ja) | 1986-12-17 | 1986-12-17 | ダイナミツク型ram |
KR1019870013721A KR960001106B1 (ko) | 1986-12-17 | 1987-12-02 | 반도체 메모리 |
US07/134,355 US4947373A (en) | 1986-12-17 | 1987-12-17 | Dynamic ram |
KR92023022A KR960003228B1 (en) | 1986-12-17 | 1992-12-02 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61298710A JPS63152091A (ja) | 1986-12-17 | 1986-12-17 | ダイナミツク型ram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63152091A true JPS63152091A (ja) | 1988-06-24 |
Family
ID=17863283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61298710A Pending JPS63152091A (ja) | 1986-12-17 | 1986-12-17 | ダイナミツク型ram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63152091A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04205781A (ja) * | 1990-11-01 | 1992-07-27 | Nec Corp | 半導体メモリ装置 |
-
1986
- 1986-12-17 JP JP61298710A patent/JPS63152091A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04205781A (ja) * | 1990-11-01 | 1992-07-27 | Nec Corp | 半導体メモリ装置 |
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