JPS63147256A - 並列デ−タ処理装置 - Google Patents
並列デ−タ処理装置Info
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- JPS63147256A JPS63147256A JP61293444A JP29344486A JPS63147256A JP S63147256 A JPS63147256 A JP S63147256A JP 61293444 A JP61293444 A JP 61293444A JP 29344486 A JP29344486 A JP 29344486A JP S63147256 A JPS63147256 A JP S63147256A
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- 238000004364 calculation method Methods 0.000 claims description 24
- 238000013500 data storage Methods 0.000 claims description 11
- 238000012937 correction Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の同一の基本演算要素(以下。
pHiと略記する)を2次元又は3次元格子状に相互に
接続し、これらのPEtを外部からの同一の制御信号に
より、同時に動作させ、並列にデータ処理を行う並列デ
ータ処理装置の特に基本演算要素に関するものである。
接続し、これらのPEtを外部からの同一の制御信号に
より、同時に動作させ、並列にデータ処理を行う並列デ
ータ処理装置の特に基本演算要素に関するものである。
従来、この種の並列データ処理装置は1例えば。
第9図に示す様な複数個のP llf (11から成り
、データ転送経路【2)でPKが相互に接続されている
PIプレイ(3)に対して、制御ユニット(4)から同
一の得」御信号(5)が送られ、制御ユニット14)で
制御される外部メモリ【6)から各pgへ送る異なるデ
ータ(7)。
、データ転送経路【2)でPKが相互に接続されている
PIプレイ(3)に対して、制御ユニット(4)から同
一の得」御信号(5)が送られ、制御ユニット14)で
制御される外部メモリ【6)から各pgへ送る異なるデ
ータ(7)。
又は各pFX内に蓄積した異なるデータに対して。
空間的な並列処理を行うことができるようになっている
。
。
また、第10図に示す様に各FIC内には、隣接PE間
でデータ転送を行う手段でるる隣接する陀からのデータ
を選択するセレクタ(8)、演算手段である演算器(9
)、データ蓄積手段である内部メモリa1の他に、制御
ユニット(4)から送られるメモリ(1(1への書き込
み用制御信号(5)を、PEt内に蓄積したデータによ
ってマスクすることにより各Plfiの実行の有無を指
定する制御信号cIυに変換するマスク機構Q2が存在
する。
でデータ転送を行う手段でるる隣接する陀からのデータ
を選択するセレクタ(8)、演算手段である演算器(9
)、データ蓄積手段である内部メモリa1の他に、制御
ユニット(4)から送られるメモリ(1(1への書き込
み用制御信号(5)を、PEt内に蓄積したデータによ
ってマスクすることにより各Plfiの実行の有無を指
定する制御信号cIυに変換するマスク機構Q2が存在
する。
従来の並列データ処理装置のpH+内部の構成図の例と
して−RIF −GOaf;ick v ”80ftW
are ”dHardyare Technology
for the工OL DishributedAr
ray Processor” t Tha Au5t
ralian OomputerJOurnal e
VOI 、 13 、4 t 、 76b、 18Hで
示された図を、第11図に示す。
して−RIF −GOaf;ick v ”80ftW
are ”dHardyare Technology
for the工OL DishributedAr
ray Processor” t Tha Au5t
ralian OomputerJOurnal e
VOI 、 13 、4 t 、 76b、 18Hで
示された図を、第11図に示す。
図において、(8)は隣接PE間でデータ転送を行うた
めのセレクタ、(9)は演算器、 (IIはメモリ、a
3Fi1ビットレジスタで、このレジスタの内容によっ
てメモリ顛の書込み制御信号をマスクし、各PI!!の
実行の有無を指定する。0は演算器(9)内の全加算a
、asは1ビットレジスタ、αe#i全加算器αりの中
ヤリ−を保持する!ビットレジスタである。
めのセレクタ、(9)は演算器、 (IIはメモリ、a
3Fi1ビットレジスタで、このレジスタの内容によっ
てメモリ顛の書込み制御信号をマスクし、各PI!!の
実行の有無を指定する。0は演算器(9)内の全加算a
、asは1ビットレジスタ、αe#i全加算器αりの中
ヤリ−を保持する!ビットレジスタである。
また、この種の並列データ処理装置は、数千から数万も
のPII!により構成されるため、IPK当りのハード
フェア規模をできるだけ小さくて、論理e文字・整数・
浮動小数点データ等の種々のデータに対して、効率良く
処理するという目的から。
のPII!により構成されるため、IPK当りのハード
フェア規模をできるだけ小さくて、論理e文字・整数・
浮動小数点データ等の種々のデータに対して、効率良く
処理するという目的から。
PlC内部の機構Fi1ビットを単位として構成されて
いる。
いる。
次に動作例について、第11図を用いて説明する。制御
ユニットからの制御信号が各P K (1)に同時に与
えられると、実行の有無を指定するレジスタλα謙が1
のFICだけが、制御信号に従った動作を全PK同一に
行う。演算器(9)内の加算器α楊は。
ユニットからの制御信号が各P K (1)に同時に与
えられると、実行の有無を指定するレジスタλα謙が1
のFICだけが、制御信号に従った動作を全PK同一に
行う。演算器(9)内の加算器α楊は。
1ビットレジスタA(II、 Q(te、 aαe
又はメモリ(11の内容を加算して、和をレジスタQμ
sまただメモリ四へ、キャリーをレジスタ0f161に
入れる。メモリ顛のアドレスは、制御ユニットから1ビ
ットを単位として送られる。このような1ビットを単位
とした加算を繰返すことにより、複数ビットの加算を行
う。
又はメモリ(11の内容を加算して、和をレジスタQμ
sまただメモリ四へ、キャリーをレジスタ0f161に
入れる。メモリ顛のアドレスは、制御ユニットから1ビ
ットを単位として送られる。このような1ビットを単位
とした加算を繰返すことにより、複数ビットの加算を行
う。
減算は、データの2の補数の加算により行う。
乗算・除算については、加減算を用いて行う。
例えば、複数ビットの加算を行って、その結果がゼロか
どうかを知りたい場合は、iず最初に1ビットの加算を
繰返して複数ビットの加算を行い。
どうかを知りたい場合は、iず最初に1ビットの加算を
繰返して複数ビットの加算を行い。
次にその和を1ビットずつ演算器に入力してゼロかどう
かを判断する。また、除算において、引放し法を用いた
場合1部分剰余の符号によって9部分剰余と除数の加算
又は減算を行うが、従来の並列データ処理装置では、加
算と減算を、各PE独立に同時に実行することができな
いために、各n内のマスク機構を用いて、加算と減算を
2回に分けて行う。
かを判断する。また、除算において、引放し法を用いた
場合1部分剰余の符号によって9部分剰余と除数の加算
又は減算を行うが、従来の並列データ処理装置では、加
算と減算を、各PE独立に同時に実行することができな
いために、各n内のマスク機構を用いて、加算と減算を
2回に分けて行う。
従来のこの種の並列データ処理装置は9以上の様に構成
されているので、制御ユニットからの制御信号によって
、全pzの動作が1ビット単位で全く同一に行われ、マ
スク機構による実行の有無の指定ができること以外は、
各pgに蓄積されたデータ、又は隣接するPFtから送
られるデータによって、各PE独立に同時に、加算と減
算のように異なる演算を行わせることができないという
問題点があった。また、加減乗除等の基本的な演算を行
う場合、演算結果がゼロであるかどうかをチェックする
場合が多いが、従来のこの種の並列データ処理装置では
、各PE内部に演算と同時に演算結果がゼpかどうかを
検出しその検出結果を蓄積する手段を持たなかったため
に、演算が終了した後で、演算を実行するサイクルとは
別に、演算結果がゼロかどうかを判断する実行サイクル
が必要であるという問題点もあった。
されているので、制御ユニットからの制御信号によって
、全pzの動作が1ビット単位で全く同一に行われ、マ
スク機構による実行の有無の指定ができること以外は、
各pgに蓄積されたデータ、又は隣接するPFtから送
られるデータによって、各PE独立に同時に、加算と減
算のように異なる演算を行わせることができないという
問題点があった。また、加減乗除等の基本的な演算を行
う場合、演算結果がゼロであるかどうかをチェックする
場合が多いが、従来のこの種の並列データ処理装置では
、各PE内部に演算と同時に演算結果がゼpかどうかを
検出しその検出結果を蓄積する手段を持たなかったため
に、演算が終了した後で、演算を実行するサイクルとは
別に、演算結果がゼロかどうかを判断する実行サイクル
が必要であるという問題点もあった。
この発明は、上記の様な問題点を解消するためになされ
たもので、隣接するPIから送られるデータ、又は各P
E内に蓄積したデータによって各PF!の実行の有無を
指定でき、かつ、それと同時に、実行を行うPKにおい
ては、隣接するPanから送られるデータ、又は各PK
に蓄積したデータによって、加算と減算の中から1つを
選択して実行でき、かつ、それと同時に演算結果がゼロ
かどうかを検出して、1ビット又は複数ビットの演算終
了後、その検出結果を蓄積できるようにするととによっ
て、各PFt内における算術論理演算等の基本演算を、
高速に行う事ができる並列データ処理装置を得ることを
目的とする。
たもので、隣接するPIから送られるデータ、又は各P
E内に蓄積したデータによって各PF!の実行の有無を
指定でき、かつ、それと同時に、実行を行うPKにおい
ては、隣接するPanから送られるデータ、又は各PK
に蓄積したデータによって、加算と減算の中から1つを
選択して実行でき、かつ、それと同時に演算結果がゼロ
かどうかを検出して、1ビット又は複数ビットの演算終
了後、その検出結果を蓄積できるようにするととによっ
て、各PFt内における算術論理演算等の基本演算を、
高速に行う事ができる並列データ処理装置を得ることを
目的とする。
この発明に係る並列データ処理装置は、2次元又は3次
元格子状に複数個相互に接続した各PE内に、隣接する
PKから送られるデータ、又は演算手段の出力データを
蓄積する第1の1ビットレジスタと、演算と同時に演算
結果がゼロかどうかを検出する手段と、その検出結果を
蓄積する第2の1ビットレジスタと、これら2つの1ビ
ットレジスタに蓄積したデータのうちどちらか一方を選
択して、その選択したデータに基づいて、各Flitの
実行の有無を指定する手段とを設け、さらに。
元格子状に複数個相互に接続した各PE内に、隣接する
PKから送られるデータ、又は演算手段の出力データを
蓄積する第1の1ビットレジスタと、演算と同時に演算
結果がゼロかどうかを検出する手段と、その検出結果を
蓄積する第2の1ビットレジスタと、これら2つの1ビ
ットレジスタに蓄積したデータのうちどちらか一方を選
択して、その選択したデータに基づいて、各Flitの
実行の有無を指定する手段とを設け、さらに。
隣接するPiから送られるデータ、又は演算手段の出力
データを蓄積するもう一つの第3の1ビットレジスタと
、この1ビットレジスタに蓄積したデータによって、演
算手段の加算機能と減算機能のうち、どちらか一方を選
択する手段を設けたものである。
データを蓄積するもう一つの第3の1ビットレジスタと
、この1ビットレジスタに蓄積したデータによって、演
算手段の加算機能と減算機能のうち、どちらか一方を選
択する手段を設けたものである。
この発明における並列データ処理装置は、あらかじめ設
定した第1の1ビットレジスタの内容によって、各PE
内の演算を行うかどうかを指定している間に実行を行う
Pa1tにおいてはデータ蓄積手段に演算結果が、そし
て、それと同時に、第2の1ビットレジスタに演算結果
がゼロであるかどうかの検出結果が格納される。そして
、演算が終了した段階で、第2の1ビットレジスタの内
容によって、各Pie共通の定数を各PE内のデータ蓄
積手段に書込むかどうかを指定することにより。
定した第1の1ビットレジスタの内容によって、各PE
内の演算を行うかどうかを指定している間に実行を行う
Pa1tにおいてはデータ蓄積手段に演算結果が、そし
て、それと同時に、第2の1ビットレジスタに演算結果
がゼロであるかどうかの検出結果が格納される。そして
、演算が終了した段階で、第2の1ビットレジスタの内
容によって、各Pie共通の定数を各PE内のデータ蓄
積手段に書込むかどうかを指定することにより。
演算終了後、演算結果がゼロであったかどうかの検出結
果が、各PE内のデータ蓄積手段に格納される。さらに
、第3の1ビットレジスタにあらかじめ設定したデータ
により、各PKは独立に、加算と減算のどちらか一方を
選択して演算することができる。
果が、各PE内のデータ蓄積手段に格納される。さらに
、第3の1ビットレジスタにあらかじめ設定したデータ
により、各PKは独立に、加算と減算のどちらか一方を
選択して演算することができる。
以下、この発明の一実施例を図について説明する。第1
図は、この発明の実施例のPE内部の構成因であシ、第
1図において、(5)は制御ユニットから送られる各P
K同一の制御信号群、(8)は制御ユニットから送られ
る各PK同一の制御信号80によって制御され、隣接す
るPKとのデータ転送を行うためのセレクタ、(9)は
メモリに蓄積されたデータ、又は隣接するPKから送ら
れる1ビットデータに対して全加算を行う全加算器、α
〔は2つの1ビットデータの読出しと、1つの1ビット
データの書込みを同時に行えるメモリ、 aSは全加算
器(9)のキャリーを保持する1ビットレジスタ、aη
・αυは全加算器の入力部へ接続されているデータ経路
、 (11は全加算器が演算した結果を出力するデータ
経路で、 (Il、■、 on、 C20,(ハ)に接
続されている。(至)は隣接するPKと接続されるデー
タ経路。
図は、この発明の実施例のPE内部の構成因であシ、第
1図において、(5)は制御ユニットから送られる各P
K同一の制御信号群、(8)は制御ユニットから送られ
る各PK同一の制御信号80によって制御され、隣接す
るPKとのデータ転送を行うためのセレクタ、(9)は
メモリに蓄積されたデータ、又は隣接するPKから送ら
れる1ビットデータに対して全加算を行う全加算器、α
〔は2つの1ビットデータの読出しと、1つの1ビット
データの書込みを同時に行えるメモリ、 aSは全加算
器(9)のキャリーを保持する1ビットレジスタ、aη
・αυは全加算器の入力部へ接続されているデータ経路
、 (11は全加算器が演算した結果を出力するデータ
経路で、 (Il、■、 on、 C20,(ハ)に接
続されている。(至)は隣接するPKと接続されるデー
タ経路。
C11lは第1の論理積回路c!4)の一方の入力経路
、のは演算結果がゼロかどうかを検出する手段である論
理否定回路(至)の入力経路、(至)は演算手段の加算
機4能と減算機能の中から1つを選択するための手段の
入力経路である。また、@はデータ経路(5)・(至)
のうちどちらかを制御ユニットからの制御信号81によ
って選択するセレクタ、@は値0・1・キャリーレジス
タ顛の内容のうち何れかを制御ユニットからの制御信号
B3 によって選択するセレクタ。
、のは演算結果がゼロかどうかを検出する手段である論
理否定回路(至)の入力経路、(至)は演算手段の加算
機4能と減算機能の中から1つを選択するための手段の
入力経路である。また、@はデータ経路(5)・(至)
のうちどちらかを制御ユニットからの制御信号81によ
って選択するセレクタ、@は値0・1・キャリーレジス
タ顛の内容のうち何れかを制御ユニットからの制御信号
B3 によって選択するセレクタ。
(至)は第1の1ビットレジスタGDを初期設定するた
めの手段であり、第1の論理積回路Q4の出力と。
めの手段であり、第1の論理積回路Q4の出力と。
値1の何れかを制御ユニットからの制御信号S4によっ
て選択するセレクタ、(至)は第2の1ビットレジスタ
(至)を初期設定するための手段であり、第2の論理積
回路(財)の出力と、値1のどちらかを制御ユニットか
らの制御信号S5によって選択するセレクタ、0!!は
第1の1ビットレジスタO11と、第2の1ビットレジ
スタ(至)の内容のうち何れかを制御ユニットから送ら
れる制御信号S7によって選 ・択するセレクタ、セ
レクタ(至)の出力信号(至)は、メモ17 alの書
込み信号を制御する論理積回路G′7)の入力に接続さ
れている。これにより、制御ユニットからのメモリ書込
み制御信号(Wnt、e l1inabl−(至)とセ
レクタ(至)の出力信号(7)の両者によって、メモリ
α■への書込み制御が行われ、各PKの実行の有無が指
定できる。(至)は演算手段の加算機能と減算機能の中
から1つを選択するための1つである3人力の排他的論
理和回路であり、演算機能を選択するための第3の1ビ
ットレジスタ01の出力信号a汎制御ユニットからの制
御信号82.及びデータ経路(ハ)を通るデータが入力
となる。(ハ)は、第3の1ビットレジスタG11)を
初期設定するための手段であり、全加算器(9)の出力
信号と、値Oのどちらかを制御ユニットからの制御信号
S6によって選択するセレクタである。
て選択するセレクタ、(至)は第2の1ビットレジスタ
(至)を初期設定するための手段であり、第2の論理積
回路(財)の出力と、値1のどちらかを制御ユニットか
らの制御信号S5によって選択するセレクタ、0!!は
第1の1ビットレジスタO11と、第2の1ビットレジ
スタ(至)の内容のうち何れかを制御ユニットから送ら
れる制御信号S7によって選 ・択するセレクタ、セ
レクタ(至)の出力信号(至)は、メモ17 alの書
込み信号を制御する論理積回路G′7)の入力に接続さ
れている。これにより、制御ユニットからのメモリ書込
み制御信号(Wnt、e l1inabl−(至)とセ
レクタ(至)の出力信号(7)の両者によって、メモリ
α■への書込み制御が行われ、各PKの実行の有無が指
定できる。(至)は演算手段の加算機能と減算機能の中
から1つを選択するための1つである3人力の排他的論
理和回路であり、演算機能を選択するための第3の1ビ
ットレジスタ01の出力信号a汎制御ユニットからの制
御信号82.及びデータ経路(ハ)を通るデータが入力
となる。(ハ)は、第3の1ビットレジスタG11)を
初期設定するための手段であり、全加算器(9)の出力
信号と、値Oのどちらかを制御ユニットからの制御信号
S6によって選択するセレクタである。
第2図に、制御ユニットからの制御信号82゜第3の1
ビットレジスタである演算機能選択用レジスタIF 3
@1の出力信号s(4υ、データ経路働を通るデータ信
号りの3人力と排他的論理和回路C31の出力0の真理
値表を示す。表より、第3の1ビットレジスタである演
算機能選択用レジスタF 3 (4Iの内容Sによって
、データ経路(6)を通るデータ信号りの1の補数をと
るか、とらないかのどちらかを選択することができる。
ビットレジスタである演算機能選択用レジスタIF 3
@1の出力信号s(4υ、データ経路働を通るデータ信
号りの3人力と排他的論理和回路C31の出力0の真理
値表を示す。表より、第3の1ビットレジスタである演
算機能選択用レジスタF 3 (4Iの内容Sによって
、データ経路(6)を通るデータ信号りの1の補数をと
るか、とらないかのどちらかを選択することができる。
2の補数をとるか、とらないかのどちらかを選択したい
場合には、この機能を用いて、あらかじめキャリーレジ
スタo(IeKe oか1を格納しておけばよく、こ
れらより。
場合には、この機能を用いて、あらかじめキャリーレジ
スタo(IeKe oか1を格納しておけばよく、こ
れらより。
各PFiで独立に加算と2の補数の加算(減算)の中か
ら、1つを選択して実行することができる。
ら、1つを選択して実行することができる。
第1図において、WJl・第2−第3の1ビットレジス
タ011・(至)・顛の書込み制御は、それぞれ制御ユ
ニットからの制御信号S8・S9・StOによって行わ
れる。
タ011・(至)・顛の書込み制御は、それぞれ制御ユ
ニットからの制御信号S8・S9・StOによって行わ
れる。
次に、第1図で示した実施例の構成に基づいて動作を説
明する。またここでは、簡単化のために。
明する。またここでは、簡単化のために。
メモリに蓄積されているデータに対する演算のみを考、
える。
える。
まず、各pHiの実行の有無の指定と、演算と同時に演
算結果がゼpであるかどうかを検出し、n内メモリに検
出結果を蓄積する例として、 pHiにおける実行の有
無を指定する1ビットのデータが。
算結果がゼpであるかどうかを検出し、n内メモリに検
出結果を蓄積する例として、 pHiにおける実行の有
無を指定する1ビットのデータが。
各PK内内子モリm番地に格納されており、 PK内
内子モリ1番地から上位4ビットの内容と、j番地から
上位4ビットの内容を加算して、その和をに番地から上
位4ビットに格納し、加算と同時に和がゼロかどうかを
検出し、その検出結果をPH内内子モリn番地に格納す
る場合について。
内子モリ1番地から上位4ビットの内容と、j番地から
上位4ビットの内容を加算して、その和をに番地から上
位4ビットに格納し、加算と同時に和がゼロかどうかを
検出し、その検出結果をPH内内子モリn番地に格納す
る場合について。
第3図〜第5図を用いて説明する。
第3図は、第1図で示したPK内メモリa@における。
上記加算を行うためのデータ形成例を示したものである
。図において、(財)は被加数で2の補数表現の符号付
4ビット、(ハ)は加数で2の補数表現の符号付4ビッ
ト、に)は和で2の補数表現の符号付4ビットである。
。図において、(財)は被加数で2の補数表現の符号付
4ビット、(ハ)は加数で2の補数表現の符号付4ビッ
ト、に)は和で2の補数表現の符号付4ビットである。
CDはFlitにおける実行の有無を指定する1ビット
データで、Oの場合に実行を禁止する。(至)は和のゼ
ロ検出の結果(1ビット)で、和が0であれば1になる
。
データで、Oの場合に実行を禁止する。(至)は和のゼ
ロ検出の結果(1ビット)で、和が0であれば1になる
。
第4図は、加算の70−チャートで、 49の矢印はレ
ジスタ・メモリへのデータの書込み、(至)のカッコは
、カッコの中に示されたメモリ番地及びレジスタの内容
、(5リ のバーは、第1図における全加算器の出力信
号を、(ハ)の否定回路で反転するととe (52)
の八IF2は第1図における(口)の論理積回路で、(
至)の1!′2の出力信号と論理積をとること、 (
55)の△ア1 は第1図における(財)の論理積積回
路で、 Ca1lのFlの出力信号と論理積をとること
、 (54)のゼO′は第1図におけるセレクタ(至
)で値0を選択すること、 (55) の+(C)は
第1図におけるセレクタ翰でキャリーレジスタo(Ie
の内容を選択するととt (56) の+は制御ユ
ニットからの制御信号S2が0であることを示しており
(57)の矩形内に示したオペレーションは、1サイク
ルで同時に実行することができる。
ジスタ・メモリへのデータの書込み、(至)のカッコは
、カッコの中に示されたメモリ番地及びレジスタの内容
、(5リ のバーは、第1図における全加算器の出力信
号を、(ハ)の否定回路で反転するととe (52)
の八IF2は第1図における(口)の論理積回路で、(
至)の1!′2の出力信号と論理積をとること、 (
55)の△ア1 は第1図における(財)の論理積積回
路で、 Ca1lのFlの出力信号と論理積をとること
、 (54)のゼO′は第1図におけるセレクタ(至
)で値0を選択すること、 (55) の+(C)は
第1図におけるセレクタ翰でキャリーレジスタo(Ie
の内容を選択するととt (56) の+は制御ユ
ニットからの制御信号S2が0であることを示しており
(57)の矩形内に示したオペレーションは、1サイク
ルで同時に実行することができる。
サイクル(58)では、レジスタFIC3116IF2
C31・13Gl(Iを初期化する。サイクル(59)
では、 PKの実行の有無を指定する1ビットデータ(
m番地。
C31・13Gl(Iを初期化する。サイクル(59)
では、 PKの実行の有無を指定する1ビットデータ(
m番地。
の内容)を、レジスタFiυにセットする。これ以後、
第1図におけるセレクタ(至)によって、このセレクタ
の出力信号yとしてレジスタXI’ I C311の出
力信号を選択すれば、メモIJQIへの書込み制御をす
ることができる。サイクル(60)では、レジスタF2
C31に実行の有無を指定する1ビットデータ(m番地
の内容)をセットする。m番地の内容が0であれば、レ
ジスタF2(至)に第1図におけるセレクタc3′3で
値1をセットしないかぎゆ、0のitである。サラクル
(60〜(66)はレジスタF’ 1311の内容がO
の場合は、メモリへの書込みが禁止されるため、事実上
、演算を実行していないのと同じになる。サイクル(6
2)〜(65)は従来の並列データ処理装置になかった
動作させるもので、各王独立に加算と和のゼロ検出を同
時に行う。また。
第1図におけるセレクタ(至)によって、このセレクタ
の出力信号yとしてレジスタXI’ I C311の出
力信号を選択すれば、メモIJQIへの書込み制御をす
ることができる。サイクル(60)では、レジスタF2
C31に実行の有無を指定する1ビットデータ(m番地
の内容)をセットする。m番地の内容が0であれば、レ
ジスタF2(至)に第1図におけるセレクタc3′3で
値1をセットしないかぎゆ、0のitである。サラクル
(60〜(66)はレジスタF’ 1311の内容がO
の場合は、メモリへの書込みが禁止されるため、事実上
、演算を実行していないのと同じになる。サイクル(6
2)〜(65)は従来の並列データ処理装置になかった
動作させるもので、各王独立に加算と和のゼロ検出を同
時に行う。また。
メモリのm番地を0にして実行を禁止したBEのメモリ
の内容には変化がない。サイクル(66ン は。
の内容には変化がない。サイクル(66ン は。
m番地の内容力uで、かつ和4ビットのすべてのビット
がOであれば、レジスタF2(至)の内容がIKなって
いるので、第1図におけるセレクタ(至)で。
がOであれば、レジスタF2(至)の内容がIKなって
いるので、第1図におけるセレクタ(至)で。
出力信号yとしてレジスタF2Q3の出力信号を選択す
れば、n番地に1が書込まれ、和がOであったことがわ
かる。
れば、n番地に1が書込まれ、和がOであったことがわ
かる。
第4図のフローを、縦横2X2個のPEから成るpzア
レイで実行した場合の、各サイクルにおけるメモリ及び
レジスタFIC3n@Fll・F3θQの結果を第5図
(a)〜<j)に示す。
レイで実行した場合の、各サイクルにおけるメモリ及び
レジスタFIC3n@Fll・F3θQの結果を第5図
(a)〜<j)に示す。
上記の例のように、従来の並列データ処理装置で、II
ビットの加算と和のゼロ検出を行った場合。
ビットの加算と和のゼロ検出を行った場合。
加算と和のゼロ検出を同時に行うことができなかつたた
め、27サイクルを必要としたのに対し。
め、27サイクルを必要としたのに対し。
この発明の並列データ処理装置では、lIプサイルで行
うことができる。
うことができる。
次に、各PI!i内部に蓄積されているデータによって
、演算手段の加算機能と減算機能の中から1つを選択し
、演算と同時に演算結果がゼロかどうかを検出してPE
内内子モリ検出結果を蓄積する例を、引放し法を用いた
除算における剰余の補正動作について説明する。
、演算手段の加算機能と減算機能の中から1つを選択し
、演算と同時に演算結果がゼロかどうかを検出してPE
内内子モリ検出結果を蓄積する例を、引放し法を用いた
除算における剰余の補正動作について説明する。
被除数をり、除数をS、補正前の最終剰余を殉とすると
引放し法においてはD−8@R7の符号によって、第6
図のような補正が必要となる。第6図かられかるように
被除数りの符号D8 と最終剰余R4の符号RIBが
同符号のとき、剰余の補正は行わない。またり、 と
RIBが異符号で、かつり。
引放し法においてはD−8@R7の符号によって、第6
図のような補正が必要となる。第6図かられかるように
被除数りの符号D8 と最終剰余R4の符号RIBが
同符号のとき、剰余の補正は行わない。またり、 と
RIBが異符号で、かつり。
と除数Sの符号S8 が同符号のときは、 R1とSを
加算しe DBとR7B が異符号で、かつDBと
88が異符号のときは、Rノ からSを減算する必要が
ある。また、これらの演算の結果剰余Rが求まるので、
その剰余がゼロかどうかを検出する。
加算しe DBとR7B が異符号で、かつDBと
88が異符号のときは、Rノ からSを減算する必要が
ある。また、これらの演算の結果剰余Rが求まるので、
その剰余がゼロかどうかを検出する。
第1図は、第1図で示したPE内メモリα〔における、
上記剰余の補正を行うためのデータ形式例を示したもの
である。図において、 (67) は補正前の剰余
で2の補数表現の符号付4ピツ)、 (68)は除数
で2の補数表現の符号付4ビットe (6el)は補
正後の剰余で2の補数表現の符号付4ビット。
上記剰余の補正を行うためのデータ形式例を示したもの
である。図において、 (67) は補正前の剰余
で2の補数表現の符号付4ピツ)、 (68)は除数
で2の補数表現の符号付4ビットe (6el)は補
正後の剰余で2の補数表現の符号付4ビット。
(70)は被除数の符号ビット(1が負、0が正を表わ
す)、 (71) はPEにおける実行の有無を指定
する1ビットデータで、Oの場合実行を禁止する。(7
2)は剰余のゼロ検出の結果(1ビット)で、剰余がO
であれば1になる。
す)、 (71) はPEにおける実行の有無を指定
する1ビットデータで、Oの場合実行を禁止する。(7
2)は剰余のゼロ検出の結果(1ビット)で、剰余がO
であれば1になる。
第8図は、引き放し法を用いた除算における剰余の補正
のフローチャートで、 (75) の+/−は。
のフローチャートで、 (75) の+/−は。
制御ユニットからの制御信号S2が0であり、レジスタ
IP 349の出力信号SがOのとき、第1図で示した
データ経路(6)を通るデータはそのままで。
IP 349の出力信号SがOのとき、第1図で示した
データ経路(6)を通るデータはそのままで。
8が1のときに反転されることを示す。
サイクル(74)では、レジスタFIC311@IF2
C(1・IF5 G4(Iを初期化する。サイクル(7
5)・(76)では、PEの実行の有無を指定する1ビ
ットデータ(m番地の内容)を、レジスタ11c(υ・
72f1にセットする。
C(1・IF5 G4(Iを初期化する。サイクル(7
5)・(76)では、PEの実行の有無を指定する1ビ
ットデータ(m番地の内容)を、レジスタ11c(υ・
72f1にセットする。
サイク/I/(77)・(78)では、被除数の符号り
。
。
と補正前の最終剰余の符号17gが同符号のPle/f
i。
i。
以後のPIの実行を止めるため、レジスタF I C3
11・F2(至)に0を書込む。サイクル(79)は、
レジスタ? 1 ellの内容が1のPFiだけ、n番
地にOを書込む。サイクル(80)は、被除数の符号D
θ と除数の符号が同符号のPKは、レジスタIF 3
(4IにOを書込み、異符号のpHfは1を書込む。
11・F2(至)に0を書込む。サイクル(79)は、
レジスタ? 1 ellの内容が1のPFiだけ、n番
地にOを書込む。サイクル(80)は、被除数の符号D
θ と除数の符号が同符号のPKは、レジスタIF 3
(4IにOを書込み、異符号のpHfは1を書込む。
サイクル(81)では、レジスタIF 3 (4Gの内
容を、キャリーレジスタ0に書込む。これは、第1図に
おいて。
容を、キャリーレジスタ0に書込む。これは、第1図に
おいて。
データ経路C1lに1を、データ経路(ハ)に0を、セ
レクタ(至)の出力経路に値Oを乗せ、制御ユニットか
らの制御信号S2を0とすることにより実行できる。つ
まり、レジスタIF3ΩQの内容が0のPEは。
レクタ(至)の出力経路に値Oを乗せ、制御ユニットか
らの制御信号S2を0とすることにより実行できる。つ
まり、レジスタIF3ΩQの内容が0のPEは。
キャリーレジスタ0の内容は0.レジスタFi。
の内容が1のP′Lは、キャリーレジスタ0の内容が1
になる。サイクル(82)〜(85)では、レジスタ1
3顛の内容が00PKは、第1図におけるデータ経路(
転)を通る除数日の各ビットの値が、データ経路αηに
出力され、レジスタ75(4Qの内容が1のP1!、は
、これが反転して出力され、データ経路allを通る最
終剰余R7の各ビットに加算される。
になる。サイクル(82)〜(85)では、レジスタ1
3顛の内容が00PKは、第1図におけるデータ経路(
転)を通る除数日の各ビットの値が、データ経路αηに
出力され、レジスタ75(4Qの内容が1のP1!、は
、これが反転して出力され、データ経路allを通る最
終剰余R7の各ビットに加算される。
また、それと同時に、レジスタIP2@にゼロ検出の結
果が書込まれる。サイクル(86)では、レジスタIP
2@の内容が1であるpH!だげ、n番地に1が書込ま
れ、結果がOであったことがわかる。
果が書込まれる。サイクル(86)では、レジスタIP
2@の内容が1であるpH!だげ、n番地に1が書込ま
れ、結果がOであったことがわかる。
以上のように第8図で示したフローを実行すると、被除
数の符号り、 と最終剰余の符号RIBが同符40P
Iは、レジスタF I G11lにOが書込まれ。
数の符号り、 と最終剰余の符号RIBが同符40P
Iは、レジスタF I G11lにOが書込まれ。
以後のメモリへの書込みが禁止され動作は行われない。
またe DB とRjBが異符号で、かつDB と
除数の符号8B が同符号のpzFi、最終剰余R1と
除数Sは加算され、DB とRIBが異符号で、かつ
DB とSs が異符号のPICは、最終剰余R1と
除数Sの2の補数が加算(つまり減算)される。
除数の符号8B が同符号のpzFi、最終剰余R1と
除数Sは加算され、DB とRIBが異符号で、かつ
DB とSs が異符号のPICは、最終剰余R1と
除数Sの2の補数が加算(つまり減算)される。
さらに、この動作と同時に、演算結果がゼロかでうかを
検出することができる。しかし、 DB とR1が
同符号のPFXは、マスクされているため、補正前の最
終剰余を求めるときに、同様にしてゼロ検出をしておく
必要がある。
検出することができる。しかし、 DB とR1が
同符号のPFXは、マスクされているため、補正前の最
終剰余を求めるときに、同様にしてゼロ検出をしておく
必要がある。
上記の例のように、従来の並列データ処理装置では、1
ビットの剰余の補正と、補正後の剰余のゼロ検出を行っ
た場合、第、6図に示した”j + 8の演算、R1−
8の演算、ゼロ検出を同時に行うことができなかったた
め、31サイクルを必要としたのに対し、この発明の並
列データ処理装置では、jサイクルで行うことができる
。
ビットの剰余の補正と、補正後の剰余のゼロ検出を行っ
た場合、第、6図に示した”j + 8の演算、R1−
8の演算、ゼロ検出を同時に行うことができなかったた
め、31サイクルを必要としたのに対し、この発明の並
列データ処理装置では、jサイクルで行うことができる
。
以上のように、との発明によれば、各PK独立に、隣接
するPEから送られるデータ又は各PI内に蓄積したデ
ータによって、各PIHの実行の有無を指定でき、かつ
、それと同時に、実行を行うpHiにおいては、隣接す
るPIから送られるデータ又は各PEに蓄積したデータ
によって演算手段の加算機能と、減算機能の中から1つ
を選択して実行でき、かつ、それと同時に演算結果がゼ
ロかどうかを検出して、1ビット又は複数ビットの演算
終了後、その検出結果を蓄積できるようにFlitを構
成したので、算術論理演算等の基本演算を。
するPEから送られるデータ又は各PI内に蓄積したデ
ータによって、各PIHの実行の有無を指定でき、かつ
、それと同時に、実行を行うpHiにおいては、隣接す
るPIから送られるデータ又は各PEに蓄積したデータ
によって演算手段の加算機能と、減算機能の中から1つ
を選択して実行でき、かつ、それと同時に演算結果がゼ
ロかどうかを検出して、1ビット又は複数ビットの演算
終了後、その検出結果を蓄積できるようにFlitを構
成したので、算術論理演算等の基本演算を。
簡単な制御で高速に行える効果がある。
第1図は、この発明の一実施例による並列データ処理装
置の11内部の構成図、第2図は、第1図の排他的論理
和回路の真理値表、第3図は、第1図を用いた加算動作
におけるデータ形式を示す図、第4図は、第1図を用い
た加算動作を示すフローチャート、第5図は、第4図の
フローチャートを実行したときのメモリ・レジスタの内
容の変化を示す図、第6図は、引き放し法による除算に
おける剰余の補正方法を示した図、第7図は、第1図を
用いた剰余の補正動作におけるデータ形式を示す図、第
8図は、第1図を用いた剰余の補正動作を示すフローチ
ャート、第9図は、従来の並列データ処理装置の構成図
、第10図・第11図は、第9図のPK内部の構成図で
ある。 図中、(1)は基本演算要素(PK)、+21はPEi
間のデータ転送経路、(3)は基本演算要素群、(5)
は外部からの制御信号、 +81Fiデ一タ転送手段(
セレクタ)、+91は演算手段(加算器)、αQはデー
タ蓄積手段(メモリ)、(財)は第1の論理積回路、(
ハ)はゼロ検出手段(論理否定回路)、c311は第1
の1ビットレジスタ、(至)は第2の1ビットレジスタ
、(至)は第2の論理積回路、(至)・c+nFip]
!iの実行の有無の指定手段(セレクタ・論理積回路)
、Olは演算機能選択手段(排他的論理和回路)、Gl
(Iは第3の1ビットレジスタである。 なお図中、同一符号は同一、又は相当部分を示す。
置の11内部の構成図、第2図は、第1図の排他的論理
和回路の真理値表、第3図は、第1図を用いた加算動作
におけるデータ形式を示す図、第4図は、第1図を用い
た加算動作を示すフローチャート、第5図は、第4図の
フローチャートを実行したときのメモリ・レジスタの内
容の変化を示す図、第6図は、引き放し法による除算に
おける剰余の補正方法を示した図、第7図は、第1図を
用いた剰余の補正動作におけるデータ形式を示す図、第
8図は、第1図を用いた剰余の補正動作を示すフローチ
ャート、第9図は、従来の並列データ処理装置の構成図
、第10図・第11図は、第9図のPK内部の構成図で
ある。 図中、(1)は基本演算要素(PK)、+21はPEi
間のデータ転送経路、(3)は基本演算要素群、(5)
は外部からの制御信号、 +81Fiデ一タ転送手段(
セレクタ)、+91は演算手段(加算器)、αQはデー
タ蓄積手段(メモリ)、(財)は第1の論理積回路、(
ハ)はゼロ検出手段(論理否定回路)、c311は第1
の1ビットレジスタ、(至)は第2の1ビットレジスタ
、(至)は第2の論理積回路、(至)・c+nFip]
!iの実行の有無の指定手段(セレクタ・論理積回路)
、Olは演算機能選択手段(排他的論理和回路)、Gl
(Iは第3の1ビットレジスタである。 なお図中、同一符号は同一、又は相当部分を示す。
Claims (5)
- (1)1ビットを単位とする演算手段とデータ転送手段
、及びデータ蓄積手段を持つ基本演算要素を、2次元又
は3次元格子状に複数個接続し、外部からの同一制御信
号により、該基本演算要素群を制御する並列データ処理
装置において、該基本演算要素内に、隣接する基本演算
要素、又はデータ蓄積手段から送られるデータを蓄積す
る第1の1ビットレジスタと、1ビット又は複数ビット
の演算を行いながら、1ビット又は複数ビットの演算結
果がゼロであるかどうかを検出する手段と、該検出結果
を蓄積する第2の1ビットレジスタと、該第1・第2の
1ビットレジスタに蓄積したデータのどちらか一方を外
部からの同一制御信号によって選択し、該選択データに
よって基本演算要素の実行の有無を指定する手段と、隣
接する基本演算要素、又はデータ蓄積手段から送られる
るデータを蓄積する第3の1ビットレジスタと、該第3
の1ビットレジスタに蓄積したデータによって、加算と
減算のどちらかを選択する手段とを設け、各基本演算要
素ごとに独立に、隣接する基本演算要素、又はデータ蓄
積手段から送られるデータによって、該基本演算要素の
実行の有無が指定でき、かつ、それと同時に、実行する
ように指定された基本演算要素においては、隣接する基
本演算要素、又はデータ蓄積手段から送られるデータに
よって加算と減算のどちらかを選択して実行でき、かつ
、それと同時に、1ビット又は複数ビットの演算結果が
ゼロであるかどうかを検出し、基本演算要素内に該検出
結果を蓄積できることを特徴とする並列データ処理装置
。 - (2)隣接する基本演算要素、又はデータ蓄積手段から
送られるデータと、第1の1ビットレジスタの出力デー
タとの論理積をとる第1の論理回路があって、該第1の
論理回路の出力を該第1の1ビットレジスタの入力とす
る回路を、基本演算要素内に備えた事を特徴とする特許
請求の範囲第(1)項記載の並列データ処理装置。 - (3)隣接する基本演算要素、又はデータ蓄積手段から
送られるデータの論理否定と、第2の1ビットレジスタ
の出力データとの論理積をとる第2の論理回路があって
、該第2の論理回路の出力を、該第2の1ビットレジス
タの入力とする回路を基本演算要素内に備えて、1ビッ
ト又は複数ビットの演算結果のゼロ検出を行う事を特徴
とする特許請求の範囲第(2)項記載の並列データ処理
装置。 - (4)演算手段である加算器があって、該加算器の一方
の入力の論理否定をとるかとらないかを、第3の1ビッ
トレジスタに蓄積したデータによって選択する回路を基
本演算要素内に備えて、1ビット又は複数ビットの加算
と減算のどちらかを選択することができる事を特徴とす
る特許請求の範囲第(3)項記載の並列データ処理装置
。 - (5)外部からの同一制御信号によって、該第1・第2
・第3の1ビットレジスタの初期設定、及び書込み制御
が行える事を特徴とする特許請求の範囲第(4)項記載
の並列データ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61293444A JPS63147256A (ja) | 1986-12-11 | 1986-12-11 | 並列デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61293444A JPS63147256A (ja) | 1986-12-11 | 1986-12-11 | 並列デ−タ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63147256A true JPS63147256A (ja) | 1988-06-20 |
JPH0260020B2 JPH0260020B2 (ja) | 1990-12-14 |
Family
ID=17794843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61293444A Granted JPS63147256A (ja) | 1986-12-11 | 1986-12-11 | 並列デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63147256A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6412330A (en) * | 1986-05-29 | 1989-01-17 | Gen Electric | Process speeding apparatus |
JPH0254383A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | アレイプロセッサ |
-
1986
- 1986-12-11 JP JP61293444A patent/JPS63147256A/ja active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6412330A (en) * | 1986-05-29 | 1989-01-17 | Gen Electric | Process speeding apparatus |
JPH0254383A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | アレイプロセッサ |
Also Published As
Publication number | Publication date |
---|---|
JPH0260020B2 (ja) | 1990-12-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |