JPS63147256A

JPS63147256A - 並列デ−タ処理装置

Info

Publication number: JPS63147256A
Application number: JP61293444A
Authority: JP
Inventors: Tetsuaki Isonishi; 磯西　徹明
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1986-12-11
Filing date: 1986-12-11
Publication date: 1988-06-20
Also published as: JPH0260020B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、複数の同一の基本演算要素（以下。

ｐＨｉと略記する）を２次元又は３次元格子状に相互に
接続し、これらのＰＥｔを外部からの同一の制御信号に
より、同時に動作させ、並列にデータ処理を行う並列デ
ータ処理装置の特に基本演算要素に関するものである。

〔従来の技術〕

従来、この種の並列データ処理装置は１例えば。

第９図に示す様な複数個のＰ　ｌｌｆ　（１１から成り
、データ転送経路【２）でＰＫが相互に接続されている
ＰＩプレイ（３）に対して、制御ユニット（４）から同
一の得」御信号（５）が送られ、制御ユニット１４）で
制御される外部メモリ【６）から各ｐｇへ送る異なるデ
ータ（７）。

又は各ｐＦＸ内に蓄積した異なるデータに対して。

空間的な並列処理を行うことができるようになっている
。

また、第１０図に示す様に各ＦＩＣ内には、隣接ＰＥ間
でデータ転送を行う手段でるる隣接する陀からのデータ
を選択するセレクタ（８）、演算手段である演算器（９
）、データ蓄積手段である内部メモリａ１の他に、制御
ユニット（４）から送られるメモリ（１（１への書き込
み用制御信号（５）を、ＰＥｔ内に蓄積したデータによ
ってマスクすることにより各Ｐｌｆｉの実行の有無を指
定する制御信号ｃＩυに変換するマスク機構Ｑ２が存在
する。

従来の並列データ処理装置のｐＨ＋内部の構成図の例と
して−ＲＩＦ　−ＧＯａｆ；ｉｃｋ　ｖ　”８０ｆｔＷ
ａｒｅ　”ｄＨａｒｄｙａｒｅ　Ｔｅｃｈｎｏｌｏｇｙ
　ｆｏｒ　ｔｈｅ工ＯＬ　ＤｉｓｈｒｉｂｕｔｅｄＡｒ
ｒａｙ　Ｐｒｏｃｅｓｓｏｒ”　ｔ　Ｔｈａ　Ａｕ５ｔ
ｒａｌｉａｎ　ＯｏｍｐｕｔｅｒＪＯｕｒｎａｌ　ｅ　
ＶＯＩ　、　１３　、４　ｔ　、　７６ｂ、　１８Ｈで
示された図を、第１１図に示す。

図において、（８）は隣接ＰＥ間でデータ転送を行うた
めのセレクタ、（９）は演算器、　（ＩＩはメモリ、ａ
３Ｆｉ１ビットレジスタで、このレジスタの内容によっ
てメモリ顛の書込み制御信号をマスクし、各ＰＩ！！の
実行の有無を指定する。０は演算器（９）内の全加算ａ
、ａｓは１ビットレジスタ、αｅ＃ｉ全加算器αりの中
ヤリ−を保持する！ビットレジスタである。

また、この種の並列データ処理装置は、数千から数万も
のＰＩＩ！により構成されるため、ＩＰＫ当りのハード
フェア規模をできるだけ小さくて、論理ｅ文字・整数・
浮動小数点データ等の種々のデータに対して、効率良く
処理するという目的から。

ＰｌＣ内部の機構Ｆｉ１ビットを単位として構成されて
いる。

次に動作例について、第１１図を用いて説明する。制御
ユニットからの制御信号が各Ｐ　Ｋ　（１）に同時に与
えられると、実行の有無を指定するレジスタλα謙が１
のＦＩＣだけが、制御信号に従った動作を全ＰＫ同一に
行う。演算器（９）内の加算器α楊は。

１ビットレジスタＡ（ＩＩ、　　Ｑ（ｔｅ、　　ａαｅ
又はメモリ（１１の内容を加算して、和をレジスタＱμ
ｓまただメモリ四へ、キャリーをレジスタ０ｆ１６１に
入れる。メモリ顛のアドレスは、制御ユニットから１ビ
ットを単位として送られる。このような１ビットを単位
とした加算を繰返すことにより、複数ビットの加算を行
う。

減算は、データの２の補数の加算により行う。

乗算・除算については、加減算を用いて行う。

例えば、複数ビットの加算を行って、その結果がゼロか
どうかを知りたい場合は、ｉず最初に１ビットの加算を
繰返して複数ビットの加算を行い。

次にその和を１ビットずつ演算器に入力してゼロかどう
かを判断する。また、除算において、引放し法を用いた
場合１部分剰余の符号によって９部分剰余と除数の加算
又は減算を行うが、従来の並列データ処理装置では、加
算と減算を、各ＰＥ独立に同時に実行することができな
いために、各ｎ内のマスク機構を用いて、加算と減算を
２回に分けて行う。

〔発明が解決しようとする問題点〕

従来のこの種の並列データ処理装置は９以上の様に構成
されているので、制御ユニットからの制御信号によって
、全ｐｚの動作が１ビット単位で全く同一に行われ、マ
スク機構による実行の有無の指定ができること以外は、
各ｐｇに蓄積されたデータ、又は隣接するＰＦｔから送
られるデータによって、各ＰＥ独立に同時に、加算と減
算のように異なる演算を行わせることができないという
問題点があった。また、加減乗除等の基本的な演算を行
う場合、演算結果がゼロであるかどうかをチェックする
場合が多いが、従来のこの種の並列データ処理装置では
、各ＰＥ内部に演算と同時に演算結果がゼｐかどうかを
検出しその検出結果を蓄積する手段を持たなかったため
に、演算が終了した後で、演算を実行するサイクルとは
別に、演算結果がゼロかどうかを判断する実行サイクル
が必要であるという問題点もあった。

この発明は、上記の様な問題点を解消するためになされ
たもので、隣接するＰＩから送られるデータ、又は各Ｐ
Ｅ内に蓄積したデータによって各ＰＦ！の実行の有無を
指定でき、かつ、それと同時に、実行を行うＰＫにおい
ては、隣接するＰａｎから送られるデータ、又は各ＰＫ
に蓄積したデータによって、加算と減算の中から１つを
選択して実行でき、かつ、それと同時に演算結果がゼロ
かどうかを検出して、１ビット又は複数ビットの演算終
了後、その検出結果を蓄積できるようにするととによっ
て、各ＰＦｔ内における算術論理演算等の基本演算を、
高速に行う事ができる並列データ処理装置を得ることを
目的とする。

〔問題点を解決するための手段〕

この発明に係る並列データ処理装置は、２次元又は３次
元格子状に複数個相互に接続した各ＰＥ内に、隣接する
ＰＫから送られるデータ、又は演算手段の出力データを
蓄積する第１の１ビットレジスタと、演算と同時に演算
結果がゼロかどうかを検出する手段と、その検出結果を
蓄積する第２の１ビットレジスタと、これら２つの１ビ
ットレジスタに蓄積したデータのうちどちらか一方を選
択して、その選択したデータに基づいて、各Ｆｌｉｔの
実行の有無を指定する手段とを設け、さらに。

隣接するＰｉから送られるデータ、又は演算手段の出力
データを蓄積するもう一つの第３の１ビットレジスタと
、この１ビットレジスタに蓄積したデータによって、演
算手段の加算機能と減算機能のうち、どちらか一方を選
択する手段を設けたものである。

〔作用〕

この発明における並列データ処理装置は、あらかじめ設
定した第１の１ビットレジスタの内容によって、各ＰＥ
内の演算を行うかどうかを指定している間に実行を行う
Ｐａ１ｔにおいてはデータ蓄積手段に演算結果が、そし
て、それと同時に、第２の１ビットレジスタに演算結果
がゼロであるかどうかの検出結果が格納される。そして
、演算が終了した段階で、第２の１ビットレジスタの内
容によって、各Ｐｉｅ共通の定数を各ＰＥ内のデータ蓄
積手段に書込むかどうかを指定することにより。

演算終了後、演算結果がゼロであったかどうかの検出結
果が、各ＰＥ内のデータ蓄積手段に格納される。さらに
、第３の１ビットレジスタにあらかじめ設定したデータ
により、各ＰＫは独立に、加算と減算のどちらか一方を
選択して演算することができる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、この発明の実施例のＰＥ内部の構成因であシ、第
１図において、（５）は制御ユニットから送られる各Ｐ
Ｋ同一の制御信号群、（８）は制御ユニットから送られ
る各ＰＫ同一の制御信号８０によって制御され、隣接す
るＰＫとのデータ転送を行うためのセレクタ、（９）は
メモリに蓄積されたデータ、又は隣接するＰＫから送ら
れる１ビットデータに対して全加算を行う全加算器、α
〔は２つの１ビットデータの読出しと、１つの１ビット
データの書込みを同時に行えるメモリ、　ａＳは全加算
器（９）のキャリーを保持する１ビットレジスタ、ａη
・αυは全加算器の入力部へ接続されているデータ経路
、　（１１は全加算器が演算した結果を出力するデータ
経路で、　（Ｉｌ、■、　ｏｎ、　Ｃ２０，（ハ）に接
続されている。（至）は隣接するＰＫと接続されるデー
タ経路。

Ｃ１１ｌは第１の論理積回路ｃ！４）の一方の入力経路
、のは演算結果がゼロかどうかを検出する手段である論
理否定回路（至）の入力経路、（至）は演算手段の加算
機４能と減算機能の中から１つを選択するための手段の
入力経路である。また、＠はデータ経路（５）・（至）
のうちどちらかを制御ユニットからの制御信号８１によ
って選択するセレクタ、＠は値０・１・キャリーレジス
タ顛の内容のうち何れかを制御ユニットからの制御信号
Ｂ３　によって選択するセレクタ。

（至）は第１の１ビットレジスタＧＤを初期設定するた
めの手段であり、第１の論理積回路Ｑ４の出力と。

値１の何れかを制御ユニットからの制御信号Ｓ４によっ
て選択するセレクタ、（至）は第２の１ビットレジスタ
（至）を初期設定するための手段であり、第２の論理積
回路（財）の出力と、値１のどちらかを制御ユニットか
らの制御信号Ｓ５によって選択するセレクタ、０！！は
第１の１ビットレジスタＯ１１と、第２の１ビットレジ
スタ（至）の内容のうち何れかを制御ユニットから送ら
れる制御信号Ｓ７によって選　　・択するセレクタ、セ
レクタ（至）の出力信号（至）は、メモ１７　ａｌの書
込み信号を制御する論理積回路Ｇ′７）の入力に接続さ
れている。これにより、制御ユニットからのメモリ書込
み制御信号（Ｗｎｔ、ｅ　ｌ１ｉｎａｂｌ−（至）とセ
レクタ（至）の出力信号（７）の両者によって、メモリ
α■への書込み制御が行われ、各ＰＫの実行の有無が指
定できる。（至）は演算手段の加算機能と減算機能の中
から１つを選択するための１つである３人力の排他的論
理和回路であり、演算機能を選択するための第３の１ビ
ットレジスタ０１の出力信号ａ汎制御ユニットからの制
御信号８２．及びデータ経路（ハ）を通るデータが入力
となる。（ハ）は、第３の１ビットレジスタＧ１１）を
初期設定するための手段であり、全加算器（９）の出力
信号と、値Ｏのどちらかを制御ユニットからの制御信号
Ｓ６によって選択するセレクタである。

第２図に、制御ユニットからの制御信号８２゜第３の１
ビットレジスタである演算機能選択用レジスタＩＦ　３
＠１の出力信号ｓ（４υ、データ経路働を通るデータ信
号りの３人力と排他的論理和回路Ｃ３１の出力０の真理
値表を示す。表より、第３の１ビットレジスタである演
算機能選択用レジスタＦ　３　（４Ｉの内容Ｓによって
、データ経路（６）を通るデータ信号りの１の補数をと
るか、とらないかのどちらかを選択することができる。

２の補数をとるか、とらないかのどちらかを選択したい
場合には、この機能を用いて、あらかじめキャリーレジ
スタｏ（ＩｅＫｅ　　ｏか１を格納しておけばよく、こ
れらより。

各ＰＦｉで独立に加算と２の補数の加算（減算）の中か
ら、１つを選択して実行することができる。

第１図において、ＷＪｌ・第２−第３の１ビットレジス
タ０１１・（至）・顛の書込み制御は、それぞれ制御ユ
ニットからの制御信号Ｓ８・Ｓ９・ＳｔＯによって行わ
れる。

次に、第１図で示した実施例の構成に基づいて動作を説
明する。またここでは、簡単化のために。

メモリに蓄積されているデータに対する演算のみを考、
える。

まず、各ｐＨｉの実行の有無の指定と、演算と同時に演
算結果がゼｐであるかどうかを検出し、ｎ内メモリに検
出結果を蓄積する例として、　ｐＨｉにおける実行の有
無を指定する１ビットのデータが。

各ＰＫ内内子モリｍ番地に格納されており、　　ＰＫ内
内子モリ１番地から上位４ビットの内容と、ｊ番地から
上位４ビットの内容を加算して、その和をに番地から上
位４ビットに格納し、加算と同時に和がゼロかどうかを
検出し、その検出結果をＰＨ内内子モリｎ番地に格納す
る場合について。

第３図〜第５図を用いて説明する。

第３図は、第１図で示したＰＫ内メモリａ＠における。

上記加算を行うためのデータ形成例を示したものである
。図において、（財）は被加数で２の補数表現の符号付
４ビット、（ハ）は加数で２の補数表現の符号付４ビッ
ト、に）は和で２の補数表現の符号付４ビットである。

ＣＤはＦｌｉｔにおける実行の有無を指定する１ビット
データで、Ｏの場合に実行を禁止する。（至）は和のゼ
ロ検出の結果（１ビット）で、和が０であれば１になる
。

第４図は、加算の７０−チャートで、　４９の矢印はレ
ジスタ・メモリへのデータの書込み、（至）のカッコは
、カッコの中に示されたメモリ番地及びレジスタの内容
、（５リ　のバーは、第１図における全加算器の出力信
号を、（ハ）の否定回路で反転するととｅ　　（５２）
の八ＩＦ２は第１図における（口）の論理積回路で、（
至）の１！′２の出力信号と論理積をとること、　　（
５５）の△ア１　は第１図における（財）の論理積積回
路で、　Ｃａ１ｌのＦｌの出力信号と論理積をとること
、　　（５４）のゼＯ′は第１図におけるセレクタ（至
）で値０を選択すること、　　（５５）　の＋（Ｃ）は
第１図におけるセレクタ翰でキャリーレジスタｏ（Ｉｅ
の内容を選択するととｔ　　（５６）　　の＋は制御ユ
ニットからの制御信号Ｓ２が０であることを示しており
（５７）の矩形内に示したオペレーションは、１サイク
ルで同時に実行することができる。

サイクル（５８）では、レジスタＦＩＣ３１１６ＩＦ２
Ｃ３１・１３Ｇｌ（Ｉを初期化する。サイクル（５９）
では、　ＰＫの実行の有無を指定する１ビットデータ（
ｍ番地。

の内容）を、レジスタＦｉυにセットする。これ以後、
第１図におけるセレクタ（至）によって、このセレクタ
の出力信号ｙとしてレジスタＸＩ’　Ｉ　Ｃ３１１の出
力信号を選択すれば、メモＩＪＱＩへの書込み制御をす
ることができる。サイクル（６０）では、レジスタＦ２
Ｃ３１に実行の有無を指定する１ビットデータ（ｍ番地
の内容）をセットする。ｍ番地の内容が０であれば、レ
ジスタＦ２（至）に第１図におけるセレクタｃ３′３で
値１をセットしないかぎゆ、０のｉｔである。サラクル
（６０〜（６６）はレジスタＦ’　１３１１の内容がＯ
の場合は、メモリへの書込みが禁止されるため、事実上
、演算を実行していないのと同じになる。サイクル（６
２）〜（６５）は従来の並列データ処理装置になかった
動作させるもので、各王独立に加算と和のゼロ検出を同
時に行う。また。

メモリのｍ番地を０にして実行を禁止したＢＥのメモリ
の内容には変化がない。サイクル（６６ン　　は。

ｍ番地の内容力ｕで、かつ和４ビットのすべてのビット
がＯであれば、レジスタＦ２（至）の内容がＩＫなって
いるので、第１図におけるセレクタ（至）で。

出力信号ｙとしてレジスタＦ２Ｑ３の出力信号を選択す
れば、ｎ番地に１が書込まれ、和がＯであったことがわ
かる。

第４図のフローを、縦横２Ｘ２個のＰＥから成るｐｚア
レイで実行した場合の、各サイクルにおけるメモリ及び
レジスタＦＩＣ３ｎ＠Ｆｌｌ・Ｆ３θＱの結果を第５図
（ａ）〜＜ｊ）に示す。

上記の例のように、従来の並列データ処理装置で、ＩＩ
ビットの加算と和のゼロ検出を行った場合。

加算と和のゼロ検出を同時に行うことができなかつたた
め、２７サイクルを必要としたのに対し。

この発明の並列データ処理装置では、ｌＩプサイルで行
うことができる。

次に、各ＰＩ！ｉ内部に蓄積されているデータによって
、演算手段の加算機能と減算機能の中から１つを選択し
、演算と同時に演算結果がゼロかどうかを検出してＰＥ
内内子モリ検出結果を蓄積する例を、引放し法を用いた
除算における剰余の補正動作について説明する。

被除数をり、除数をＳ、補正前の最終剰余を殉とすると
引放し法においてはＤ−８＠Ｒ７の符号によって、第６
図のような補正が必要となる。第６図かられかるように
被除数りの符号Ｄ８　　と最終剰余Ｒ４の符号ＲＩＢが
同符号のとき、剰余の補正は行わない。またり、　　と
ＲＩＢが異符号で、かつり。

と除数Ｓの符号Ｓ８　が同符号のときは、　Ｒ１とＳを
加算しｅ　　ＤＢとＲ７Ｂ　　が異符号で、かつＤＢと
８８が異符号のときは、Ｒノ　からＳを減算する必要が
ある。また、これらの演算の結果剰余Ｒが求まるので、
その剰余がゼロかどうかを検出する。

第１図は、第１図で示したＰＥ内メモリα〔における、
上記剰余の補正を行うためのデータ形式例を示したもの
である。図において、　　（６７）　　は補正前の剰余
で２の補数表現の符号付４ピツ）、　　（６８）は除数
で２の補数表現の符号付４ビットｅ　　（６ｅｌ）は補
正後の剰余で２の補数表現の符号付４ビット。

（７０）は被除数の符号ビット（１が負、０が正を表わ
す）、　　（７１）　はＰＥにおける実行の有無を指定
する１ビットデータで、Ｏの場合実行を禁止する。（７
２）は剰余のゼロ検出の結果（１ビット）で、剰余がＯ
であれば１になる。

第８図は、引き放し法を用いた除算における剰余の補正
のフローチャートで、　　（７５）　　の＋／−は。

制御ユニットからの制御信号Ｓ２が０であり、レジスタ
ＩＰ　３４９の出力信号ＳがＯのとき、第１図で示した
データ経路（６）を通るデータはそのままで。

８が１のときに反転されることを示す。

サイクル（７４）では、レジスタＦＩＣ３１１＠ＩＦ２
Ｃ（１・ＩＦ５　Ｇ４（Ｉを初期化する。サイクル（７
５）・（７６）では、ＰＥの実行の有無を指定する１ビ
ットデータ（ｍ番地の内容）を、レジスタ１１ｃ（υ・
７２ｆ１にセットする。

サイク／Ｉ／（７７）・（７８）では、被除数の符号り
。

と補正前の最終剰余の符号１７ｇが同符号のＰｌｅ／ｆ
ｉ。

以後のＰＩの実行を止めるため、レジスタＦ　Ｉ　Ｃ３
１１・Ｆ２（至）に０を書込む。サイクル（７９）は、
レジスタ？　１　ｅｌｌの内容が１のＰＦｉだけ、ｎ番
地にＯを書込む。サイクル（８０）は、被除数の符号Ｄ
θ　と除数の符号が同符号のＰＫは、レジスタＩＦ　３
　（４ＩにＯを書込み、異符号のｐＨｆは１を書込む。

サイクル（８１）では、レジスタＩＦ　３　（４Ｇの内
容を、キャリーレジスタ０に書込む。これは、第１図に
おいて。

データ経路Ｃ１ｌに１を、データ経路（ハ）に０を、セ
レクタ（至）の出力経路に値Ｏを乗せ、制御ユニットか
らの制御信号Ｓ２を０とすることにより実行できる。つ
まり、レジスタＩＦ３ΩＱの内容が０のＰＥは。

キャリーレジスタ０の内容は０．レジスタＦｉ。

の内容が１のＰ′Ｌは、キャリーレジスタ０の内容が１
になる。サイクル（８２）〜（８５）では、レジスタ１
３顛の内容が００ＰＫは、第１図におけるデータ経路（
転）を通る除数日の各ビットの値が、データ経路αηに
出力され、レジスタ７５（４Ｑの内容が１のＰ１！、は
、これが反転して出力され、データ経路ａｌｌを通る最
終剰余Ｒ７の各ビットに加算される。

また、それと同時に、レジスタＩＰ２＠にゼロ検出の結
果が書込まれる。サイクル（８６）では、レジスタＩＰ
２＠の内容が１であるｐＨ！だげ、ｎ番地に１が書込ま
れ、結果がＯであったことがわかる。

以上のように第８図で示したフローを実行すると、被除
数の符号り、　　と最終剰余の符号ＲＩＢが同符４０Ｐ
Ｉは、レジスタＦ　Ｉ　Ｇ１１ｌにＯが書込まれ。

以後のメモリへの書込みが禁止され動作は行われない。

またｅ　ＤＢ　　とＲｊＢが異符号で、かつＤＢ　　と
除数の符号８Ｂ　が同符号のｐｚＦｉ、最終剰余Ｒ１と
除数Ｓは加算され、ＤＢ　　とＲＩＢが異符号で、かつ
ＤＢ　　とＳｓ　が異符号のＰＩＣは、最終剰余Ｒ１と
除数Ｓの２の補数が加算（つまり減算）される。

さらに、この動作と同時に、演算結果がゼロかでうかを
検出することができる。しかし、　　ＤＢ　　とＲ１が
同符号のＰＦＸは、マスクされているため、補正前の最
終剰余を求めるときに、同様にしてゼロ検出をしておく
必要がある。

上記の例のように、従来の並列データ処理装置では、１
ビットの剰余の補正と、補正後の剰余のゼロ検出を行っ
た場合、第、６図に示した”ｊ　＋　８の演算、Ｒ１−
８の演算、ゼロ検出を同時に行うことができなかったた
め、３１サイクルを必要としたのに対し、この発明の並
列データ処理装置では、ｊサイクルで行うことができる
。

〔発明の効果〕

以上のように、との発明によれば、各ＰＫ独立に、隣接
するＰＥから送られるデータ又は各ＰＩ内に蓄積したデ
ータによって、各ＰＩＨの実行の有無を指定でき、かつ
、それと同時に、実行を行うｐＨｉにおいては、隣接す
るＰＩから送られるデータ又は各ＰＥに蓄積したデータ
によって演算手段の加算機能と、減算機能の中から１つ
を選択して実行でき、かつ、それと同時に演算結果がゼ
ロかどうかを検出して、１ビット又は複数ビットの演算
終了後、その検出結果を蓄積できるようにＦｌｉｔを構
成したので、算術論理演算等の基本演算を。

簡単な制御で高速に行える効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例による並列データ処理装
置の１１内部の構成図、第２図は、第１図の排他的論理
和回路の真理値表、第３図は、第１図を用いた加算動作
におけるデータ形式を示す図、第４図は、第１図を用い
た加算動作を示すフローチャート、第５図は、第４図の
フローチャートを実行したときのメモリ・レジスタの内
容の変化を示す図、第６図は、引き放し法による除算に
おける剰余の補正方法を示した図、第７図は、第１図を
用いた剰余の補正動作におけるデータ形式を示す図、第
８図は、第１図を用いた剰余の補正動作を示すフローチ
ャート、第９図は、従来の並列データ処理装置の構成図
、第１０図・第１１図は、第９図のＰＫ内部の構成図で
ある。図中、（１）は基本演算要素（ＰＫ）、＋２１はＰＥｉ
間のデータ転送経路、（３）は基本演算要素群、（５）
は外部からの制御信号、　＋８１Ｆｉデ一タ転送手段（
セレクタ）、＋９１は演算手段（加算器）、αＱはデー
タ蓄積手段（メモリ）、（財）は第１の論理積回路、（
ハ）はゼロ検出手段（論理否定回路）、ｃ３１１は第１
の１ビットレジスタ、（至）は第２の１ビットレジスタ
、（至）は第２の論理積回路、（至）・ｃ＋ｎＦｉｐ］
！ｉの実行の有無の指定手段（セレクタ・論理積回路）
、Ｏｌは演算機能選択手段（排他的論理和回路）、Ｇｌ
（Ｉは第３の１ビットレジスタである。なお図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）１ビットを単位とする演算手段とデータ転送手段
、及びデータ蓄積手段を持つ基本演算要素を、２次元又
は３次元格子状に複数個接続し、外部からの同一制御信
号により、該基本演算要素群を制御する並列データ処理
装置において、該基本演算要素内に、隣接する基本演算
要素、又はデータ蓄積手段から送られるデータを蓄積す
る第１の１ビットレジスタと、１ビット又は複数ビット
の演算を行いながら、１ビット又は複数ビットの演算結
果がゼロであるかどうかを検出する手段と、該検出結果
を蓄積する第２の１ビットレジスタと、該第１・第２の
１ビットレジスタに蓄積したデータのどちらか一方を外
部からの同一制御信号によって選択し、該選択データに
よって基本演算要素の実行の有無を指定する手段と、隣
接する基本演算要素、又はデータ蓄積手段から送られる
るデータを蓄積する第３の１ビットレジスタと、該第３
の１ビットレジスタに蓄積したデータによって、加算と
減算のどちらかを選択する手段とを設け、各基本演算要
素ごとに独立に、隣接する基本演算要素、又はデータ蓄
積手段から送られるデータによって、該基本演算要素の
実行の有無が指定でき、かつ、それと同時に、実行する
ように指定された基本演算要素においては、隣接する基
本演算要素、又はデータ蓄積手段から送られるデータに
よって加算と減算のどちらかを選択して実行でき、かつ
、それと同時に、１ビット又は複数ビットの演算結果が
ゼロであるかどうかを検出し、基本演算要素内に該検出
結果を蓄積できることを特徴とする並列データ処理装置
。
（２）隣接する基本演算要素、又はデータ蓄積手段から
送られるデータと、第１の１ビットレジスタの出力デー
タとの論理積をとる第１の論理回路があって、該第１の
論理回路の出力を該第１の１ビットレジスタの入力とす
る回路を、基本演算要素内に備えた事を特徴とする特許
請求の範囲第（１）項記載の並列データ処理装置。
（３）隣接する基本演算要素、又はデータ蓄積手段から
送られるデータの論理否定と、第２の１ビットレジスタ
の出力データとの論理積をとる第２の論理回路があって
、該第２の論理回路の出力を、該第２の１ビットレジス
タの入力とする回路を基本演算要素内に備えて、１ビッ
ト又は複数ビットの演算結果のゼロ検出を行う事を特徴
とする特許請求の範囲第（２）項記載の並列データ処理
装置。
（４）演算手段である加算器があって、該加算器の一方
の入力の論理否定をとるかとらないかを、第３の１ビッ
トレジスタに蓄積したデータによって選択する回路を基
本演算要素内に備えて、１ビット又は複数ビットの加算
と減算のどちらかを選択することができる事を特徴とす
る特許請求の範囲第（３）項記載の並列データ処理装置
。
（５）外部からの同一制御信号によって、該第１・第２
・第３の１ビットレジスタの初期設定、及び書込み制御
が行える事を特徴とする特許請求の範囲第（４）項記載
の並列データ処理装置。