JPS6314529B2 - - Google Patents
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- JPS6314529B2 JPS6314529B2 JP55175099A JP17509980A JPS6314529B2 JP S6314529 B2 JPS6314529 B2 JP S6314529B2 JP 55175099 A JP55175099 A JP 55175099A JP 17509980 A JP17509980 A JP 17509980A JP S6314529 B2 JPS6314529 B2 JP S6314529B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/002—Volume compression or expansion in amplifiers in untuned or low-frequency amplifiers, e.g. audio amplifiers
- H03G7/005—Volume compression or expansion in amplifiers in untuned or low-frequency amplifiers, e.g. audio amplifiers using discontinuously variable devices, e.g. switch-operated
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、高ダイナミツク・レンジ・デジタル
AGC方式、特に入力段に可変アツテネータをも
うけてダイナミツク・レンジを拡大するよう構成
すると共に、可変アツテネータの減衰量が変更さ
れたとき、AGC係数発生回路から出力される
AGC係数を変更せしめて、出力信号の不連続性
を解消するようにした高ダイナミツク・レンジ・
デジタルAGC方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides high dynamic range digital
The AGC method, in particular, is configured to include a variable attenuator in the input stage to expand the dynamic range, and when the attenuation amount of the variable attenuator is changed, the output from the AGC coefficient generation circuit is
High dynamic range that eliminates discontinuities in the output signal by changing the AGC coefficient.
This relates to the digital AGC method.
入力アナログ信号を受信するに当つて、例えば
μ−law形の圧伸Ａ／Ｄ変換器と符号変換回路と
乗算器と出力レベル検出回路とAGC係数発生回
路とを用いて、デジタルAGCをかけるようにす
ることが知られている。このようなデジタル
AGC方式においては、
(A) 出来るだけ広いレンジにわたる入力アナログ
信号レベルの変動に対して、可能な限ぎり一定
な出力レベル信号を供給する。 When receiving an input analog signal, digital AGC is applied using, for example, a μ-law type companding A/D converter, a code conversion circuit, a multiplier, an output level detection circuit, and an AGC coefficient generation circuit. It is known to do. digital like this
In the AGC method, (A) An output level signal that is as constant as possible is provided even if the input analog signal level fluctuates over the widest possible range.
(B) AGC内において付加される危険性のある雑
音や歪を出来るだけ低く抑える、
(C) 無信号時から有信号時に切替わる際に出来る
だけ早く所定のレベルに引込む、
(D) 実現される回路規模が出来るだけ小さくかつ
経済的である、
などの点を正しく解決することが望まれる。(B) Keeping noise and distortion that could potentially be added within the AGC as low as possible; (C) Bringing it down to a predetermined level as quickly as possible when switching from no signal to signal presence; (D) Realized. It is desirable to correctly solve issues such as ensuring that the scale of the circuit used is as small and economical as possible.
本発明は特に上記(A)および(C)を解決することを
目的としており、本発明の高ダイナミツク・レン
ジ・デジタルAGC方式は、圧伸Ａ／Ｄ変換器の
出力側に符号変換回路をもうけると共に、出力信
号のレベルを検出する出力レベル検出回路と該出
力レベル検出回路からの出力にもとづいてAGC
係数を発生するAGC係数発生回路とをもうけ、
該AGC係数発生回路からの出力にもとづいて上
記符号変換回路からの出力を乗算し、上記出力信
号を得るよう構成したデジタルAGC方式におい
て、上記圧伸Ａ／Ｄ変換器の入力側に可変アツテ
ネータをもうけると共に、上記圧伸Ａ／Ｄ変換器
の出力レベルを検出するレベル検出回路と該レベ
ル検出回路からの出力にもとづいて上記可変アツ
テネータの減衰量を制御する減衰量制御回路とを
もうけ、かつ上記レベル検出回路からの出力にも
とづいて上記可変アツテネータの減衰量が変更さ
れるとき、上記レベル検出回路からの制御によつ
て上記AGC係数発生回路によつて発生される
AGC係数を制御するよう構成されてなり、上記
AGC係数発生回路は、上記符号変換回路の出力
レベルを抽出するレベル抽出回路からの出力にも
とづいて初期値がプリセツトされるよう構成され
てなることを特徴としている。以下図面を参照し
つつ説明する。 The present invention is particularly aimed at solving the above (A) and (C), and the high dynamic range digital AGC method of the present invention provides a code conversion circuit on the output side of the companding A/D converter. At the same time, an output level detection circuit detects the level of the output signal, and AGC is performed based on the output from the output level detection circuit.
It has an AGC coefficient generation circuit that generates coefficients,
In a digital AGC method configured to obtain the output signal by multiplying the output from the code conversion circuit based on the output from the AGC coefficient generation circuit, a variable attenuator is provided on the input side of the companding A/D converter. a level detection circuit for detecting the output level of the companding A/D converter; and an attenuation control circuit for controlling the attenuation amount of the variable attenuator based on the output from the level detection circuit; When the attenuation amount of the variable attenuator is changed based on the output from the level detection circuit, the AGC coefficient is generated by the AGC coefficient generation circuit under control from the level detection circuit.
The above is configured to control the AGC coefficient.
The AGC coefficient generation circuit is characterized in that its initial value is preset based on the output from the level extraction circuit that extracts the output level of the code conversion circuit. This will be explained below with reference to the drawings.
第１図は本発明の一実施例構成、第２図は第１
図図示の可変アツテネータの一実施例構成、第３
図は第１図図示の圧伸Ａ／Ｄ変換器または符号変
換回路からの一実施例出力コード、第４図は第１
図図示のレベル検出回路の一実施例構成、第５図
は第１図図示の出力レベル検出回路とAGC係数
発生回路との一実施例構成、第６図は第１図図示
のAGC係数初期値設定回路の一実施例構成を示
す。 Figure 1 shows the configuration of one embodiment of the present invention, and Figure 2 shows the configuration of the first embodiment.
One example configuration of the variable attenuator shown in the figure, the third
The diagram shows an example output code from the companding A/D converter or code conversion circuit shown in FIG. 1, and FIG.
FIG. 5 is an example configuration of the output level detection circuit and AGC coefficient generation circuit shown in FIG. 1, and FIG. 6 is an initial value of the AGC coefficient shown in FIG. 1. An example configuration of a setting circuit is shown.
第１図において、１は圧伸Ａ／Ｄ変換器、２は
符号変換回路、３は乗算器、４は出力レベル検出
回路、５はAGC係数発生回路、６はレベル検出
回路、７は減衰量制御回路、８は遅延回路、９は
可変アツテネータ、１０はセグメント・ビツト検
出回路であつて本発明にいうレベル抽出回路に対
応するもの、１１はAGC係数初期値設定回路を
表わしている。 In Figure 1, 1 is a companding A/D converter, 2 is a code conversion circuit, 3 is a multiplier, 4 is an output level detection circuit, 5 is an AGC coefficient generation circuit, 6 is a level detection circuit, and 7 is an attenuation amount. A control circuit, 8 a delay circuit, 9 a variable attenuator, 10 a segment bit detection circuit which corresponds to the level extraction circuit according to the present invention, and 11 an AGC coefficient initial value setting circuit.
従来のデジタルAGC方式においては、第１図
図示点線枠内の構成が存在していなかつたものと
考えてよい。そして、入力アナログ信号は圧伸
Ａ／Ｄ変換器１に直接入力され、例えばμ−law
にしたがつたPCMコードに変換される。符号変
換回路２は上記PCMコードを２の補数値に変換
して乗算器３に供給する。乗算器３にはAGC係
数発生回路５からのAGC係数が供給されており、
乗算器３の出力が出力信号として出力される。こ
のとき、該出力信号のレベルは出力レベル検出回
路４によつて検出され、それに対応するAGC係
数がAGC係数発生回路５によつて発生されて乗
算器３に供給される。 In the conventional digital AGC system, it can be considered that the configuration within the dotted line frame in FIG. 1 does not exist. The input analog signal is then directly input to the companding A/D converter 1, for example, μ-law
is converted to PCM code according to the following. The code conversion circuit 2 converts the PCM code into a two's complement value and supplies it to the multiplier 3. The multiplier 3 is supplied with the AGC coefficient from the AGC coefficient generation circuit 5,
The output of multiplier 3 is output as an output signal. At this time, the level of the output signal is detected by the output level detection circuit 4, and the corresponding AGC coefficient is generated by the AGC coefficient generation circuit 5 and supplied to the multiplier 3.
従来上述の如く構成されているが、入力アナロ
グ信号の変動がきわめて大きくて圧伸Ａ／Ｄ変換
器１によつて得られるダイナミツク・レンジのみ
で不十分な場合が生じる。このために、本発明に
おいては、圧伸Ａ／Ｄ変換器１の入力段に可変ア
ツテネータ９をもうけて上記入力アナログ信号の
大きいレベル変動に対処できるようにしている。
該可変アツテネータ９は次のように制御される。
即ち圧伸Ａ／Ｄ変換器１の出力をレベル検出回路
６によつて検出し、圧伸Ａ／Ｄ変換器１の出力が
或る第１の閾値を超えるとき、減衰量制御回路７
によつて可変アツテネータ９による減衰量を大に
する。そして可変アツテネータ９に対する制御に
は一般にヒステリシス特性を与えて、可変アツテ
ネータ９による減衰量が非所望にたびたび変更さ
れないようにされる。しかし、雑音や急激なレベ
ル変動などの影響によつて可変アツテネータ９に
よる減衰量が切替わることがあり、これによつ
て、第１図図示の出力信号レベルに急激な変化を
生じることが生じる。 Although the conventional apparatus is constructed as described above, there are cases in which fluctuations in the input analog signal are extremely large and the dynamic range obtained by the companding A/D converter 1 is insufficient. For this reason, in the present invention, a variable attenuator 9 is provided at the input stage of the companding A/D converter 1 to cope with large level fluctuations in the input analog signal.
The variable attenuator 9 is controlled as follows.
That is, the output of the companding A/D converter 1 is detected by the level detection circuit 6, and when the output of the companding A/D converter 1 exceeds a certain first threshold value, the attenuation control circuit 7 detects the output of the companding A/D converter 1.
This increases the amount of attenuation by the variable attenuator 9. The control of the variable attenuator 9 is generally given a hysteresis characteristic to prevent the amount of attenuation by the variable attenuator 9 from being undesirably changed. However, the amount of attenuation by the variable attenuator 9 may be changed due to the influence of noise or sudden level fluctuations, which may cause a sudden change in the output signal level shown in FIG. 1.
第１図図示においては、この点をもあわせて解
決するために、可変アツテネータ９による減衰量
が変化される状態が生じたとき、レベル検出回路
６からの出力によつて遅延回路８を介してAGC
係数発生回路５を制御し、該AGC係数発生回路
５によつて発生されるAGC係数を上記可変アツ
テネータ９による減衰量の変化に対応して変化さ
せるようにする。即ち、可変アツテネータ９によ
る減衰量の変化による影響が上記乗算器３に現わ
れてくる時点に対応してAGC係数を変化させて、
出力信号レベルが急変することを防ぐようにす
る。 In order to solve this problem as well, as shown in FIG. 1, when the attenuation amount by the variable attenuator 9 is changed, a AGC
The coefficient generating circuit 5 is controlled so that the AGC coefficient generated by the AGC coefficient generating circuit 5 is changed in accordance with the change in the amount of attenuation by the variable attenuator 9. That is, the AGC coefficient is changed in accordance with the time when the effect of the change in attenuation amount by the variable attenuator 9 appears on the multiplier 3,
Prevent sudden changes in output signal level.
更に第１図図示の構成においては、無信号時か
ら有信号時に切替わつた際において、出来るだけ
早く所定レベルに引込まれるようにするために、
AGC係数初期値設定回路１１をもうけ、上記切
替わり時における符号変換回路２を出力について
の上位ビツト（セグメント・ビツト）を所定期間
分抽出し、これにもとづいてAGC係数初期値設
定回路１１が初期値を設定してAGC係数発生回
路５に渡すようにする。即ち上記早期引込みを達
成するようにする。 Furthermore, in the configuration shown in FIG. 1, in order to be pulled into a predetermined level as quickly as possible when switching from no signal to signal presence,
An AGC coefficient initial value setting circuit 11 is provided, and the upper bits (segment bits) of the output of the code conversion circuit 2 at the time of the above switching are extracted for a predetermined period, and based on this, the AGC coefficient initial value setting circuit 11 is initialized. The value is set and passed to the AGC coefficient generation circuit 5. That is, the above-mentioned early retraction is achieved.
第２図は可変アツテネータの一実施例構成を示
し、１２は演算増幅器であり、例えばスイツチ
SW1をオンすることによつて減衰量は
20log10R0／R1〔dB〕
とされる。 FIG. 2 shows the configuration of an embodiment of the variable attenuator, and 12 is an operational amplifier, for example, a switch.
By turning on SW 1 , the amount of attenuation is set to 20log 10 R0/R1 [dB].
第１図図示の圧伸Ａ／Ｄ変換器１の構成は周知
のものであり、Ａ−law又はμ−lawの圧伸コー
ダを用いることができる。これによつてPCMに
変換されたコードは第３図図示の如きフオーマツ
トをもち、＃１ないし＃３ビツトがセグメント・
ビツトを構成している。 The configuration of the companding A/D converter 1 shown in FIG. 1 is well known, and an A-law or μ-law companding coder can be used. The code converted to PCM by this has a format as shown in Figure 3, where bits #1 to #3 are segment segments.
It consists of bits.
第１図図示の符号変換回路２は、圧伸Ａ／Ｄ変
換器１から出力された圧伸コードを演算の行ない
易い２の補数表示の線形コードに変換するもので
あり、例えばμ−lawの場合で言えば８ビツト・
アドレスで14ビツトの出力を得るROMによつて
容易に実現できる。 The code conversion circuit 2 shown in FIG. 1 converts the companding code output from the companding A/D converter 1 into a linear code in two's complement representation that is easy to perform calculations, such as μ-law. In this case, 8 bits
This can be easily realized using a ROM that provides 14-bit output at the address.
第４図は第１図図示のレベル検出回路６の一実
施例を示し、符号１３，１４は夫々比較回路、１
５はアツプ／ダウン・カウンタ、１６は１／Ｎ分
周器、１７はセツト・リセツト・フリツプ・フロ
ツプ、１８はオア回路を表わしている。図示の場
合、可変アツテネータ９のスイツチ数が２個の場
合に対応し、入力レベルが或る１つの閾値TH1
を超えると減衰量を切替えるようフリツプ・フロ
ツプ１７をセツトし、以后入力レベルが他の閾値
TH2以下となる時間が所定時間以下継続される
とフリツプ・フロツプ１７はリセツトされる。即
ちヒステリシス特性をもつようにされる。 FIG. 4 shows an embodiment of the level detection circuit 6 shown in FIG.
5 is an up/down counter, 16 is a 1/N frequency divider, 17 is a set/reset flip-flop, and 18 is an OR circuit. In the illustrated case, the number of switches of the variable attenuator 9 is two, and the input level is one threshold value TH1.
The flip-flop 17 is set to switch the attenuation when the input level exceeds another threshold.
If the time during which TH remains below 2 continues for a predetermined period of time or less, the flip-flop 17 is reset. That is, it is made to have hysteresis characteristics.
第５図は第１図図示の出力レベル検出回路４と
AGC係数発生回路５との一実施例構成を示し、
１９はセレクタであつて無信号時から有信号時に
切替わる際に「切期値」側を選択するもの、２０
は遅延回路、２１はセレクタであつてレベル検出
回路６からの信号に応じてβと１／βとのいずれ
かを選択するもの（なお初期値を与えるとき値
「１」が選択される）、２２，２３は夫々微分回
路、２４ないし２６は夫々乗算器、２７は減算
器、２８は加算器を表わしている。 FIG. 5 shows the output level detection circuit 4 shown in FIG.
An embodiment of the configuration with the AGC coefficient generation circuit 5 is shown,
19 is a selector that selects the "cutoff value" side when switching from no signal to signal presence;
21 is a delay circuit, and 21 is a selector that selects either β or 1/β according to the signal from the level detection circuit 6 (the value “1” is selected when giving an initial value); 22 and 23 are differentiating circuits, 24 to 26 are multipliers, 27 is a subtracter, and 28 is an adder.
符号変換回路２からの出力は２の補数表示とな
つているので、演算によつてレベル検出を行ない
かつAGC係数を抽出することができる。可変ア
ツテネータ９によつて或る１つのスイツチが選ば
れている状態では、セレクタ２１によつてβ又は
１／βのいずれか一方が選ばれており、セレクタ
１９は加算器２８の出力側を選択しており、所望
のAGC係数を乗算器３に供給している。この状
態において、可変アツテネータ９による減衰量が
切替えられる状態になると、セレクタ２１はβ又
は１／βのいずれか他方を選ぶように切替わり、
可変アツテネータ９による減衰量の切替わりに対
応したAGC係数を乗算器３に供給するようにさ
れる。また入力アナログ信号が無信号状態から有
信号状態に切替わる場合には、セレクタ１９によ
つて初期値19が選ばれ、これを乗算器３に供給し
て早期引込みを行なうようにされる。 Since the output from the code conversion circuit 2 is expressed in two's complement, it is possible to perform level detection and extract AGC coefficients by calculation. When one switch is selected by the variable attenuator 9, the selector 21 selects either β or 1/β, and the selector 19 selects the output side of the adder 28. The desired AGC coefficient is supplied to the multiplier 3. In this state, when the attenuation amount by the variable attenuator 9 is switched, the selector 21 is switched to select either β or 1/β,
The AGC coefficient corresponding to the switching of the attenuation amount by the variable attenuator 9 is supplied to the multiplier 3. Further, when the input analog signal switches from a no-signal state to a signal-present state, the initial value 19 is selected by the selector 19 and is supplied to the multiplier 3 for early pull-in.
該初期値を抽出するために、第１図図示のセグ
メント・ビツト検出回路１０は、符号変換回路２
の出力コードについての第３図に対応するセグメ
ント・ビツトを抽出する。そしてAGC係数初期
値設定回路１１に供給される。 In order to extract the initial value, the segment bit detection circuit 10 shown in FIG.
Extract the segment bits corresponding to FIG. 3 for the output code. Then, it is supplied to the AGC coefficient initial value setting circuit 11.
第６図は該AGC係数初期値設定回路１１の一
実施例構成を示している。図中２９は比較回路、
３０はセレクタ、３１はラツチ、３２はROMで
あつて初期値を索引によつて抽出するもの、３３
は１／Ｍ分周器、３４はフリツプ・フロツプ、３
５はアンド回路を表わしている。 FIG. 6 shows the configuration of an embodiment of the AGC coefficient initial value setting circuit 11. 29 in the figure is a comparison circuit;
30 is a selector, 31 is a latch, 32 is a ROM which extracts an initial value using an index, and 33
is a 1/M frequency divider, 34 is a flip-flop, 3
5 represents an AND circuit.
有信号状態となつてキヤリヤ・デテクト信号
CDが検出されたときにフリツプ・フロツプ３４
がセツトされ、以后クロツクfsがＭ個到来するま
での間アンド回路３５を介してＭ回分ラツチ３１
によるラツチ動作が行なわれる。そして、第１図
図示のセグメント・ビツト検出回路１０からのセ
グメント・ビツトについて比較回路２９とセレク
タ３０とによる最大値検出論理が行なわれ、Ｍ回
ラツチ動作が行なわれる間の最大値をもつセグメ
ント・ビツトの値が最後にラツチ３１にラツチさ
れる。この値によつてROM３２が索引され、第
５図図示のセレクタ１９に対して「初期値」とし
て与えられる。 When the signal is present, the carrier detect signal is activated.
Flip-flop 34 when CD is detected
is set, and after that, the latch 31 is activated M times via the AND circuit 35 until M clocks fs arrive.
A latch operation is performed. Maximum value detection logic is then performed by the comparator circuit 29 and selector 30 for the segment bits from the segment bit detection circuit 10 shown in FIG. The value of the bit is finally latched into latch 31. The ROM 32 is indexed by this value and given as an "initial value" to the selector 19 shown in FIG.
以上説明した如く、本発明によれば、入力アナ
ログ信号の信号レベルが圧伸Ａ／Ｄ変換器のダイ
ナミツク・レンジを超えるような場合にも、
AGC方式のダイナミツク・レンジを拡大するこ
とが可能となりかつ出力信号における非所望な不
連続性がなくなる。また早期引込みが可能とな
る。 As explained above, according to the present invention, even when the signal level of the input analog signal exceeds the dynamic range of the companding A/D converter,
The dynamic range of the AGC scheme can be expanded and undesired discontinuities in the output signal are eliminated. It also allows for early withdrawal.
第１図は本発明の一実施例構成、第２図は第１
図図示の可変アツテネータの一実施例構成、第３
図は第１図図示の圧伸Ａ／Ｄ変換器または符号変
換回路からの一実施例出力コード、第４図は第１
図図示のレベル検出回路の一実施例構成、第５図
は第１図図示の出力レベル検出回路とAGC係数
発生回路との一実施例構成、第６図は第１図図示
のAGC係数初期値設定回路の一実施例構成を示
す。
図中、１は圧伸Ａ／Ｄ変換器、２は符号変換回
路、３は乗算器、４は出力レベル検出回路、５は
AGC係数発生回路、６はレベル検出回路、７は
減衰量制御回路、８は遅延回路、９は可変アツテ
ネータ、１０はレベル抽出回路、１１はAGC係
数初期値設定回路を表わす。
Figure 1 shows the configuration of one embodiment of the present invention, and Figure 2 shows the configuration of the first embodiment.
One example configuration of the variable attenuator shown in the figure, the third
The diagram shows an example output code from the companding A/D converter or code conversion circuit shown in FIG. 1, and FIG.
FIG. 5 is an example configuration of the output level detection circuit and AGC coefficient generation circuit shown in FIG. 1, and FIG. 6 is an initial value of the AGC coefficient shown in FIG. 1. An example configuration of a setting circuit is shown. In the figure, 1 is a companding A/D converter, 2 is a code conversion circuit, 3 is a multiplier, 4 is an output level detection circuit, and 5 is a
An AGC coefficient generation circuit, 6 a level detection circuit, 7 an attenuation control circuit, 8 a delay circuit, 9 a variable attenuator, 10 a level extraction circuit, and 11 an AGC coefficient initial value setting circuit.
Claims (1)
もうけると共に、出力信号のレベルを検出する出
力レベル検出回路と該出力レベル検出回路からの
出力にもとづいてAGC係数を発生するAGC係数
発生回路とをもうけ、該AGC係数発生回路から
の出力にもとづいて上記符号変換回路からの出力
を乗算し、上記出力信号を得るよう構成したデジ
タルAGC方式において、上記圧伸Ａ／Ｄ変換器
の入力側に可変アツテネータをもうけると共に、
上記圧伸Ａ／Ｄ変換器の出力レベルを検出するレ
ベル検出回路と該レベル検出回路からの出力にも
とづいて上記可変アツテネータの減衰量を制御す
る減衰量制御回路とをもうけ、かつ上記レベル検
出回路からの出力にもとづいて上記可変アツテネ
ータの減衰量が変更されるとき、上記レベル検出
回路からの制御によつて上記AGC係数発生回路
によつて発生されるAGC係数を制御するよう構
成されてなり、上記AGC係数発生回路は、上記
符号変換回路の出力レベルを抽出するレベル抽出
回路からの出力にもとづいて初期値がプリセツト
されるよう構成されてなることを特徴とする高ダ
イナミツク・レンジ・デジタルAGC方式。1. A code conversion circuit is provided on the output side of the companding A/D converter, and an output level detection circuit that detects the level of the output signal and an AGC coefficient generation circuit that generates AGC coefficients based on the output from the output level detection circuit. In the digital AGC method, the output signal from the code conversion circuit is multiplied based on the output from the AGC coefficient generation circuit to obtain the output signal. Along with installing a variable attenuator on the side,
A level detection circuit for detecting the output level of the companding A/D converter and an attenuation control circuit for controlling the attenuation amount of the variable attenuator based on the output from the level detection circuit, and the level detection circuit When the attenuation amount of the variable attenuator is changed based on the output from the variable attenuator, the AGC coefficient generated by the AGC coefficient generation circuit is controlled by the control from the level detection circuit, The AGC coefficient generation circuit is a high dynamic range digital AGC system characterized in that the initial value is preset based on the output from the level extraction circuit that extracts the output level of the code conversion circuit. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17509980A JPS5799010A (en) | 1980-12-11 | 1980-12-11 | High dynamic range digital agc system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17509980A JPS5799010A (en) | 1980-12-11 | 1980-12-11 | High dynamic range digital agc system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799010A JPS5799010A (en) | 1982-06-19 |
| JPS6314529B2 true JPS6314529B2 (en) | 1988-03-31 |
Family
ID=15990231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17509980A Granted JPS5799010A (en) | 1980-12-11 | 1980-12-11 | High dynamic range digital agc system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799010A (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583406A (en) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | Digital type automatic gain controlling method |
| JPH07312553A (en) * | 1994-05-19 | 1995-11-28 | Nec Corp | A/d converter circuit |
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Also Published As
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|---|---|
| JPS5799010A (en) | 1982-06-19 |
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