JPS6314440B2 - - Google Patents
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- JPS6314440B2 JPS6314440B2 JP57140704A JP14070482A JPS6314440B2 JP S6314440 B2 JPS6314440 B2 JP S6314440B2 JP 57140704 A JP57140704 A JP 57140704A JP 14070482 A JP14070482 A JP 14070482A JP S6314440 B2 JPS6314440 B2 JP S6314440B2
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- 238000000034 method Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、集積MOS型メモリ回路素子の回路
構成に関する。
構成に関する。
従来、一般にアドレス・パリテイ・チエツクを
採用した記憶装置においては、CPUからアドレ
ス信号とアドレス・パリテイ信号を一諸に供給し
てもらう事により記憶装置の入口付近においての
みアドレス信号のパリテイ・チエツクを実施して
いた。従つて、CPU〜記憶装置間におけるアド
レス信号の経路の障害については高い検出能力を
有しているが、記憶装置内のアドレス・パリテ
イ・チエツク回路が接続されている信号線以降の
アドレス信号の経路の障害については全く検出能
力を持たないという欠点があつた。
採用した記憶装置においては、CPUからアドレ
ス信号とアドレス・パリテイ信号を一諸に供給し
てもらう事により記憶装置の入口付近においての
みアドレス信号のパリテイ・チエツクを実施して
いた。従つて、CPU〜記憶装置間におけるアド
レス信号の経路の障害については高い検出能力を
有しているが、記憶装置内のアドレス・パリテ
イ・チエツク回路が接続されている信号線以降の
アドレス信号の経路の障害については全く検出能
力を持たないという欠点があつた。
第1図は、従来のCPU〜記憶装置間のみの経
路のアドレス信号のパリテイ・チエツクを目的と
した一例のブロツク図で、1はCPU、2は記憶
装置、3はCPUから記憶装置に供給されるアド
レス信号、4は同じくCPUから記憶装置に供給
されるアドレス・パリテイ信号、5はCPUと記
憶装置間のインタフエース制御信号、10〜〜1
2はアドレス・バツフア回路、13はCPU1か
らのアドレス信号3からパリテイ信号を発生する
パリテイ発生回路14と、CPU1からのアドレ
ス・パリテイ信号4と前記パリテイ発生回路14
の出力とを比較する比較回路15とから成るアド
レスパリテイ・チエツク回路、16は記憶装置2
内の種々の制御信号を発生している制御回路、2
0は集積MOS型メモリ回路素子、30〜33は
アドレス・バツフア回路(AB3)12と集積
MOS型メモリ回路素子20等から成るメモリ・
カードをそれぞれ示す。
路のアドレス信号のパリテイ・チエツクを目的と
した一例のブロツク図で、1はCPU、2は記憶
装置、3はCPUから記憶装置に供給されるアド
レス信号、4は同じくCPUから記憶装置に供給
されるアドレス・パリテイ信号、5はCPUと記
憶装置間のインタフエース制御信号、10〜〜1
2はアドレス・バツフア回路、13はCPU1か
らのアドレス信号3からパリテイ信号を発生する
パリテイ発生回路14と、CPU1からのアドレ
ス・パリテイ信号4と前記パリテイ発生回路14
の出力とを比較する比較回路15とから成るアド
レスパリテイ・チエツク回路、16は記憶装置2
内の種々の制御信号を発生している制御回路、2
0は集積MOS型メモリ回路素子、30〜33は
アドレス・バツフア回路(AB3)12と集積
MOS型メモリ回路素子20等から成るメモリ・
カードをそれぞれ示す。
このような従来の記憶装置のパリテイ・チエツ
ク方式では、CPU〜記憶装置間のアドレス信号
の経路のみのパリテイ・チエツクのため、記憶装
置2がCPU1からアクセスされた時にアドレス
信号の障害が例えば第1図点で発生した場合に
は、障害の存在するアドレス信号3とCPUから
供給される正常なアドレス・パリテイ信号4を入
力とするアドレス・パリテイ・チエツク回路13
は障害を検出できる。しかし、アドレス信号の障
害が第1図点又は点で発生した場合は、
CPU〜記憶装置間における経路のアドレス信号
は正常なためアドレス・パリテイ・チエツク回路
13は点又は点の異常を検出できない。
ク方式では、CPU〜記憶装置間のアドレス信号
の経路のみのパリテイ・チエツクのため、記憶装
置2がCPU1からアクセスされた時にアドレス
信号の障害が例えば第1図点で発生した場合に
は、障害の存在するアドレス信号3とCPUから
供給される正常なアドレス・パリテイ信号4を入
力とするアドレス・パリテイ・チエツク回路13
は障害を検出できる。しかし、アドレス信号の障
害が第1図点又は点で発生した場合は、
CPU〜記憶装置間における経路のアドレス信号
は正常なためアドレス・パリテイ・チエツク回路
13は点又は点の異常を検出できない。
又、アドレス・バツフア回路10〜13の数量
は、集積MOS型メモリ回路素子20の数量増加
に比例する性格を有しているため、年々記憶装置
の記憶容量が増加する一方の状況下においては、
集積MOS型メモリ回路素子20についで多数使
用されるに至つている。従つて、信頼性低下の大
きな要因がアドレス・バツフア回路にあるにもか
かわらず、第1図の従来のパリテイ・チエツク方
式は何ら効果がなかつた。
は、集積MOS型メモリ回路素子20の数量増加
に比例する性格を有しているため、年々記憶装置
の記憶容量が増加する一方の状況下においては、
集積MOS型メモリ回路素子20についで多数使
用されるに至つている。従つて、信頼性低下の大
きな要因がアドレス・バツフア回路にあるにもか
かわらず、第1図の従来のパリテイ・チエツク方
式は何ら効果がなかつた。
本発明は、記憶装置のアドレス・パリテイ・チ
エツク回路をCPUからのアドレス信号の受入れ
口に設けるのではなく、記憶装置内のアドレス信
号経路の末端の集積MOS型メモリ回路素子内に
設けることにより、CPU〜記憶装置間のアドレ
ス信号の障害だけではなく、CPUから集積MOS
型メモリ回路素子内に至るアドレス信号のほぼ全
ての経路の障害を検出しようとするものである。
エツク回路をCPUからのアドレス信号の受入れ
口に設けるのではなく、記憶装置内のアドレス信
号経路の末端の集積MOS型メモリ回路素子内に
設けることにより、CPU〜記憶装置間のアドレ
ス信号の障害だけではなく、CPUから集積MOS
型メモリ回路素子内に至るアドレス信号のほぼ全
ての経路の障害を検出しようとするものである。
また集積MOSメモリ回路素子内に設けたアド
レス・パリテイ・チエツク回路の出力は新たに出
力端子を設けるのではなく、集積MOSメモリ回
路素子が書込(ライト)動作時間中は全期間、又
読出動作(リード)/読出動作後書込(リード・
モデイフアイ・ライト)時間中は前半の期間全く
使用していない読出データ端子を時分割で空いて
いる前半を使用することにより、端子の増加を避
けると共に端子及び空き時間の有効活用をはか
り、更に従来の集積MOS型メモリ回路素子との
互換性を保つように考りよした。
レス・パリテイ・チエツク回路の出力は新たに出
力端子を設けるのではなく、集積MOSメモリ回
路素子が書込(ライト)動作時間中は全期間、又
読出動作(リード)/読出動作後書込(リード・
モデイフアイ・ライト)時間中は前半の期間全く
使用していない読出データ端子を時分割で空いて
いる前半を使用することにより、端子の増加を避
けると共に端子及び空き時間の有効活用をはか
り、更に従来の集積MOS型メモリ回路素子との
互換性を保つように考りよした。
次に本発明の実施例について図面を参照して説
明する。
明する。
第2図はこの発明の集積MOS型メモリ回路素
子の一実施例を示している。
子の一実施例を示している。
第2図において、アドレス(A0〜Ao)100、
ロウ・アドレス・ストローブ()110、
カラム・アドレス・ストローブ()120、
ライト・イネーブル()130、書込データ
(DIN)140を入力、読出データ(DOUT)150
を出力とし、RASクロツク発生回路21、ロ
ウ・アドレス・ラツチ回路22、CASクロツク
発生回路23、カラム・アドレス・ラツチ回路2
4、ライト・クロツク発生回路25、データ入力
ラツチ回路26、デコーダ、メモリ・セル、セン
ス・アンプ等から成るメモリ・セル・マトリツク
ス27、データ出力ラツチ回路28から構成され
る一般的構成要素からなる集積MOS型メモリ回
路素子を示しており、ロウ・アドレス・ラツチ回
路22の出力(X)とカラム・アドレス・ラツチ
回路24の出力(Y)を入力とするパリテイ発生
回路40、パリテイ発生回路40から出力される
パリテイ信号(Z)を読出データ(DOUT)150
に出力するゲート回路(3ステート)50、ゲー
ト回路50の開閉タイミング信号(W)を発生す
るパリテイ出力タイミング発生回路60から成る
アドレス・パリテイ発生回路70が新しく追加さ
れている。
ロウ・アドレス・ストローブ()110、
カラム・アドレス・ストローブ()120、
ライト・イネーブル()130、書込データ
(DIN)140を入力、読出データ(DOUT)150
を出力とし、RASクロツク発生回路21、ロ
ウ・アドレス・ラツチ回路22、CASクロツク
発生回路23、カラム・アドレス・ラツチ回路2
4、ライト・クロツク発生回路25、データ入力
ラツチ回路26、デコーダ、メモリ・セル、セン
ス・アンプ等から成るメモリ・セル・マトリツク
ス27、データ出力ラツチ回路28から構成され
る一般的構成要素からなる集積MOS型メモリ回
路素子を示しており、ロウ・アドレス・ラツチ回
路22の出力(X)とカラム・アドレス・ラツチ
回路24の出力(Y)を入力とするパリテイ発生
回路40、パリテイ発生回路40から出力される
パリテイ信号(Z)を読出データ(DOUT)150
に出力するゲート回路(3ステート)50、ゲー
ト回路50の開閉タイミング信号(W)を発生す
るパリテイ出力タイミング発生回路60から成る
アドレス・パリテイ発生回路70が新しく追加さ
れている。
又、第3図は第2図に示された本発明の一実施
例での集積MOS型メモリ回路素子の動作を説明
するための波形図である。第3図において、波形
100,110,120,150は第2図と同様
それぞれアドレス(A0〜Ao)、ロウアドレス・ス
トローブ()、カラム・アドレス・ストロー
ブ()、読出データ(DOUT)の波形を示して
いる。
例での集積MOS型メモリ回路素子の動作を説明
するための波形図である。第3図において、波形
100,110,120,150は第2図と同様
それぞれアドレス(A0〜Ao)、ロウアドレス・ス
トローブ()、カラム・アドレス・ストロー
ブ()、読出データ(DOUT)の波形を示して
いる。
以下第3図の波形図により第2図の本発明の実
施例を示す。集積MOS型メモリ回路素子の動作
としては、書込動作(ライト)、読出動作(リー
ド)、読出動作後書込動作(リード・モデイフア
イ・ライト)、リフレツシユ動作等があるがここ
では代表的な読出動作(リード)の場合について
説明する。
施例を示す。集積MOS型メモリ回路素子の動作
としては、書込動作(ライト)、読出動作(リー
ド)、読出動作後書込動作(リード・モデイフア
イ・ライト)、リフレツシユ動作等があるがここ
では代表的な読出動作(リード)の場合について
説明する。
まず、波形100即ちアドレス(A0〜Ao)が
ロウ・アドレス情報とカラム・アドレス情報が時
分割で与えられる(2回転送)と波形110に示
すロウ・アドレス・ストローブ()の立下
りによりロウ・アドレス情報が第2図に示すロ
ウ・アドレス・ラツチ回路22でラツチされ、つ
いで波形120に示すカラム・アドレス・ストロ
ーブ()の立下りによりカラム・アドレス
情報が同じく第2図に示すカラム・アドレス・ラ
ツチ回路24でラツチされる。第2図に示すロ
ウ・アドレス・ラツチ回路22とカラム・アドレ
ス・ラツチ回路24の出力(X、Y)を第3図に
波形X,Yとしてそれぞれ示す。
ロウ・アドレス情報とカラム・アドレス情報が時
分割で与えられる(2回転送)と波形110に示
すロウ・アドレス・ストローブ()の立下
りによりロウ・アドレス情報が第2図に示すロ
ウ・アドレス・ラツチ回路22でラツチされ、つ
いで波形120に示すカラム・アドレス・ストロ
ーブ()の立下りによりカラム・アドレス
情報が同じく第2図に示すカラム・アドレス・ラ
ツチ回路24でラツチされる。第2図に示すロ
ウ・アドレス・ラツチ回路22とカラム・アドレ
ス・ラツチ回路24の出力(X、Y)を第3図に
波形X,Yとしてそれぞれ示す。
波形X,Y即ちロウ・アドレスとカラム・アド
レスが入力されるとパリテイ発生回路(第2図4
0)はパリテイ信号(第2図Z)を出力する。パ
リテイ信号を波形Zに示す。波形X,Yは同時に
メモリ・セル・マトリツクス(第2図27)に与
えられ、指定されたアドレスから読出情報が出力
されデータ出力ラツチ回路(第2図28)でラツ
チされる。データ出力ラツチ回路(第2図28)
によりラツチされた読出情報は読出データ
(DOUT)端子(第2図150)に出力される。波
形150は参考のため従来の場合、即ち集積
MOS型メモリ回路素子にアドレス・パリテイ発
生回路が内蔵されていない時の読出データを示
す。波形150から良く判るように波形120の
カラム・アドレス・ストローブの立下りか
らTCAC(一般に100〜200ns程度)の期間読出デー
タ(DOUT)端子には何も出力されていない(ハ
イ・インピーダンス状態)。
レスが入力されるとパリテイ発生回路(第2図4
0)はパリテイ信号(第2図Z)を出力する。パ
リテイ信号を波形Zに示す。波形X,Yは同時に
メモリ・セル・マトリツクス(第2図27)に与
えられ、指定されたアドレスから読出情報が出力
されデータ出力ラツチ回路(第2図28)でラツ
チされる。データ出力ラツチ回路(第2図28)
によりラツチされた読出情報は読出データ
(DOUT)端子(第2図150)に出力される。波
形150は参考のため従来の場合、即ち集積
MOS型メモリ回路素子にアドレス・パリテイ発
生回路が内蔵されていない時の読出データを示
す。波形150から良く判るように波形120の
カラム・アドレス・ストローブの立下りか
らTCAC(一般に100〜200ns程度)の期間読出デー
タ(DOUT)端子には何も出力されていない(ハ
イ・インピーダンス状態)。
本発明は、この読出データ(DOUT)端子150
に何も出力されていない期間をパリテイ情報を出
力するために利用しようとするものである。波形
150′は本発明の場合の読出データ(DOUT)を
示す。波形150′から明らかなように、データ
出力ラツチ回路(第2図28)から読出情報が出
力される以前にパリテイ発生回路(第2図40)
からのパリテイ信号(Z)を出力している。時分
割で出力するためにゲート回路(第2図50)に
タイミング信号(W)をパリテイ出力タイミング
発生回路(第2図60)から与えている。このタ
イミング信号を波形Wに示す。
に何も出力されていない期間をパリテイ情報を出
力するために利用しようとするものである。波形
150′は本発明の場合の読出データ(DOUT)を
示す。波形150′から明らかなように、データ
出力ラツチ回路(第2図28)から読出情報が出
力される以前にパリテイ発生回路(第2図40)
からのパリテイ信号(Z)を出力している。時分
割で出力するためにゲート回路(第2図50)に
タイミング信号(W)をパリテイ出力タイミング
発生回路(第2図60)から与えている。このタ
イミング信号を波形Wに示す。
第4図に第2図に示した本発明一実施の集積
MOS型メモリ回路素子を使用した記憶装置の例
を示す。第4図において、1,2,3,4,5,
10〜12,16は第1図の従来例と同様それぞ
れCPU1、記憶装置2、アドレス信号3、アド
レス・パリテイ信号4、インタフエース制御信号
5、アドレス・バツフア回路10〜12、制御回
路16を示しており、6はCPU1へのデータ出
力信号、17はデータ出力バツフア回路、20′0
〜20′15は第2図に示した本発明一実施例の集
積MOS型メモリ回路素子、30′〜33′は本発
明の集積MOS型メモリ回路素子20′とアドレ
ス・バツフア回路12等(他の制御信号は省略)
からなるメモリ・カード、80はCPU1から供
給されるアドレス・パリテイ信号4とメモリ・カ
ード30′〜33′から出力データ・バス信号線1
8を経由して送られてくるパリテイ信号を比較す
る回路(COMP)からなるアドレス・パリテ
イ・エラー検出回路をそれぞれ示す。
MOS型メモリ回路素子を使用した記憶装置の例
を示す。第4図において、1,2,3,4,5,
10〜12,16は第1図の従来例と同様それぞ
れCPU1、記憶装置2、アドレス信号3、アド
レス・パリテイ信号4、インタフエース制御信号
5、アドレス・バツフア回路10〜12、制御回
路16を示しており、6はCPU1へのデータ出
力信号、17はデータ出力バツフア回路、20′0
〜20′15は第2図に示した本発明一実施例の集
積MOS型メモリ回路素子、30′〜33′は本発
明の集積MOS型メモリ回路素子20′とアドレ
ス・バツフア回路12等(他の制御信号は省略)
からなるメモリ・カード、80はCPU1から供
給されるアドレス・パリテイ信号4とメモリ・カ
ード30′〜33′から出力データ・バス信号線1
8を経由して送られてくるパリテイ信号を比較す
る回路(COMP)からなるアドレス・パリテ
イ・エラー検出回路をそれぞれ示す。
第1図の従来例の記憶装置の構成と比較すれば
明確なように本発明の一実施例による第4図の構
成では、CPU1から受取りそして分配されてい
るアドレス信号3は、全ての経路の末端(集積
MOS型メモリ回路素子内)でパリテイ信号が作
られているために、アドレス信号の経路のいかな
る個所の障害でも検出できる。例えば、第4図に
おいてメモリ・カード30′の中の20′0〜2
0′7(1バイト巾)の集積MOS型メモリ回路素子
が選択されている時、点、点、点のいずれ
の位置にアドレス信号の障害があつても、集積
MOS型メモリ回路素子20′0〜20′7で作られ
たパリテイ信号とCPU1からのアドレス・パリ
テイ信号4とをアドレス・パリテイ・エラー検出
回路80で比較すれば全て不一致となり、障害が
存在することが検出できる。
明確なように本発明の一実施例による第4図の構
成では、CPU1から受取りそして分配されてい
るアドレス信号3は、全ての経路の末端(集積
MOS型メモリ回路素子内)でパリテイ信号が作
られているために、アドレス信号の経路のいかな
る個所の障害でも検出できる。例えば、第4図に
おいてメモリ・カード30′の中の20′0〜2
0′7(1バイト巾)の集積MOS型メモリ回路素子
が選択されている時、点、点、点のいずれ
の位置にアドレス信号の障害があつても、集積
MOS型メモリ回路素子20′0〜20′7で作られ
たパリテイ信号とCPU1からのアドレス・パリ
テイ信号4とをアドレス・パリテイ・エラー検出
回路80で比較すれば全て不一致となり、障害が
存在することが検出できる。
このように本発明のアドレス・パリテイ発生回
路を内蔵した集積MOS型メモリ回路素子を使用
すれば、記憶装置のメモリ・カードはそのままで
従来のアドレス・パリテイ・チエツク回路部をわ
ずかに変更することにより、大幅に保守性の高い
記憶装置を実現できる。又、前述のように近年記
憶装置の記憶容量の増大は天井知らずの感があ
り、記憶容量が増加すれば集積MOS型メモリ回
路素子数も増加し、更にアドレス・バツフア回路
の数も比例して増加する。その為アドレス・バツ
フア回路の障害発生の確率も増大してきているの
で無視できなくなつている。このような状況下に
おいて、本発明に示した如くアドレス信号経路の
末端即ち集積MOS型メモリ回路素子内にパリテ
イ信号を発生する回路を持込むことは非常に有効
かつ確実な方式と言える。
路を内蔵した集積MOS型メモリ回路素子を使用
すれば、記憶装置のメモリ・カードはそのままで
従来のアドレス・パリテイ・チエツク回路部をわ
ずかに変更することにより、大幅に保守性の高い
記憶装置を実現できる。又、前述のように近年記
憶装置の記憶容量の増大は天井知らずの感があ
り、記憶容量が増加すれば集積MOS型メモリ回
路素子数も増加し、更にアドレス・バツフア回路
の数も比例して増加する。その為アドレス・バツ
フア回路の障害発生の確率も増大してきているの
で無視できなくなつている。このような状況下に
おいて、本発明に示した如くアドレス信号経路の
末端即ち集積MOS型メモリ回路素子内にパリテ
イ信号を発生する回路を持込むことは非常に有効
かつ確実な方式と言える。
又、第2図、第3図に示したように本発明はデ
ータ出力(DOUT)端子が時間的に空いている(ハ
イ・インピーダンス状態)期間をうまく利用して
パリテイ信号を出力しているので端子の増加を必
要とせず従来の集積MOS型メモリ回路素子と全
く互換性を保つている。従つて、本集積MOS型
メモリ回路素子の使用者にとつても使い易い回路
素子である。尚、従来の集積MOS型メモリ回路
素子に本発明部分のパリテイ信号発生回路を追加
内蔵させることは、全体の素子数から見れば微々
たる素尺の増加で実現でき、高集積大容量化が進
められている中において、本パリテイ信号発生回
路の追加は集積MOS型メモリ回路素子単体で見
ても信頼性の向上を期待できる有効な手段であ
る。
ータ出力(DOUT)端子が時間的に空いている(ハ
イ・インピーダンス状態)期間をうまく利用して
パリテイ信号を出力しているので端子の増加を必
要とせず従来の集積MOS型メモリ回路素子と全
く互換性を保つている。従つて、本集積MOS型
メモリ回路素子の使用者にとつても使い易い回路
素子である。尚、従来の集積MOS型メモリ回路
素子に本発明部分のパリテイ信号発生回路を追加
内蔵させることは、全体の素子数から見れば微々
たる素尺の増加で実現でき、高集積大容量化が進
められている中において、本パリテイ信号発生回
路の追加は集積MOS型メモリ回路素子単体で見
ても信頼性の向上を期待できる有効な手段であ
る。
本発明は以上説明したように、集積MOS型メ
モリ回路素子に出力端子を増加しないでパリテイ
発生回路を内蔵したので、本集積MOS型メモリ
回路素子を使用した記憶装置においては、メモ
リ・セル・マトリツクスを除く全ての個所のアド
レス障害の検出が可能となり、又従来の集積
MOS型メモリ回路素子と何ら物理的、電気的に
区別なく使用できる効果・特徴がある。
モリ回路素子に出力端子を増加しないでパリテイ
発生回路を内蔵したので、本集積MOS型メモリ
回路素子を使用した記憶装置においては、メモ
リ・セル・マトリツクスを除く全ての個所のアド
レス障害の検出が可能となり、又従来の集積
MOS型メモリ回路素子と何ら物理的、電気的に
区別なく使用できる効果・特徴がある。
第1図は従来の集積MOS型メモリ回路素子を
使用した記憶装置の一ブロツク図、第2図及び第
3図は本発明に係る集積MOS型メモリ回路素子
の一実施例のブロツク図と波形図、第4図は本発
明の集積MOS型メモリ回路素子を使用した記憶
装置の一例のブロツク図である。 1…CPU、2…記憶装置、3…アドレス信号、
4…アドレス・パリテイ信号、5…インタフエー
ス制御信号、6…データ出力信号、10〜12…
アドレス・バツフア回路、13…アドレス・パリ
テイ・チエツク回路、14,40…パリテイ発生
回路、15…比較回路、16…制御回路、17…
データ出力バツフア回路、18…出力データ・バ
ス信号線、20,20′0〜20′15…集積MOS型
メモリ回路素子、21…クロツク発生回路、
22…ロウ・アドレス・ラツチ回路、23…
CASクロツク発生回路、24…カラム・アドレ
ス・ラツチ回路、25…ライト・クロツク発生回
路、26…データ入力ラツチ回路、27…メモ
リ・セル・マトリツクス、28…データ出力ラツ
チ回路、30〜33,30′〜33′…メモリ・カ
ード、50…ゲート回路、60…パリテイ出力タ
イミング発生回路、70…アドレス・パリテイ発
生回路、80…パリテイ・エラー検出回路、10
0…アドレス、110…ロウ・アドレス・ストロ
ーブ、120…カラム・アドレス・ストローブ、
130…ライト・イネーブル、140…書込デー
タ、150…読出データ。
使用した記憶装置の一ブロツク図、第2図及び第
3図は本発明に係る集積MOS型メモリ回路素子
の一実施例のブロツク図と波形図、第4図は本発
明の集積MOS型メモリ回路素子を使用した記憶
装置の一例のブロツク図である。 1…CPU、2…記憶装置、3…アドレス信号、
4…アドレス・パリテイ信号、5…インタフエー
ス制御信号、6…データ出力信号、10〜12…
アドレス・バツフア回路、13…アドレス・パリ
テイ・チエツク回路、14,40…パリテイ発生
回路、15…比較回路、16…制御回路、17…
データ出力バツフア回路、18…出力データ・バ
ス信号線、20,20′0〜20′15…集積MOS型
メモリ回路素子、21…クロツク発生回路、
22…ロウ・アドレス・ラツチ回路、23…
CASクロツク発生回路、24…カラム・アドレ
ス・ラツチ回路、25…ライト・クロツク発生回
路、26…データ入力ラツチ回路、27…メモ
リ・セル・マトリツクス、28…データ出力ラツ
チ回路、30〜33,30′〜33′…メモリ・カ
ード、50…ゲート回路、60…パリテイ出力タ
イミング発生回路、70…アドレス・パリテイ発
生回路、80…パリテイ・エラー検出回路、10
0…アドレス、110…ロウ・アドレス・ストロ
ーブ、120…カラム・アドレス・ストローブ、
130…ライト・イネーブル、140…書込デー
タ、150…読出データ。
Claims (1)
- 1 アドレス(A0〜Ao)、ロウ・アドレス・スト
ローブ()、カラム・アドレス・ストローブ
()、ライト・イネーブル()、書込デー
タ(DIN)の入力信号と読出データ(DOUT)の出
力信号とを有するアドレス2回転送方式の集積
MOS型メモリ回路素子であつて、前記入力信号
のアドレス(A0〜Ao)の情報を入力とするアド
レス・パリテイ発生回路を備え、該アドレス・パ
リテイ発生回路の出力のパリテイ信号を前記出力
信号の読出データ端子に出力することを特徴とす
る集積MOS型メモリ回路素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57140704A JPS5930300A (ja) | 1982-08-13 | 1982-08-13 | 集積mos型メモリ回路素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57140704A JPS5930300A (ja) | 1982-08-13 | 1982-08-13 | 集積mos型メモリ回路素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5930300A JPS5930300A (ja) | 1984-02-17 |
JPS6314440B2 true JPS6314440B2 (ja) | 1988-03-30 |
Family
ID=15274786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57140704A Granted JPS5930300A (ja) | 1982-08-13 | 1982-08-13 | 集積mos型メモリ回路素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5930300A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009211797A (ja) * | 2008-02-29 | 2009-09-17 | Hynix Semiconductor Inc | 半導体素子 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4825416A (en) * | 1986-05-07 | 1989-04-25 | Advanced Micro Devices, Inc. | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems |
US5392302A (en) * | 1991-03-13 | 1995-02-21 | Quantum Corp. | Address error detection technique for increasing the reliability of a storage subsystem |
US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
-
1982
- 1982-08-13 JP JP57140704A patent/JPS5930300A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009211797A (ja) * | 2008-02-29 | 2009-09-17 | Hynix Semiconductor Inc | 半導体素子 |
Also Published As
Publication number | Publication date |
---|---|
JPS5930300A (ja) | 1984-02-17 |
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