JPS63142408A - Voltage monitor circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリバックアップシステムに用いる電圧監
視回路に係り、特に、メモリの情報破壊を防止するに好
適な電圧監視回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a voltage monitoring circuit used in a memory backup system, and particularly to a voltage monitoring circuit suitable for preventing information destruction in a memory.
この種電圧監視回路に関する従来技術として、例えば、
ＴＩ半導体技術資料肩４０、検出電圧可変型電圧監視用
ＩＣＴＬ７７００（昭和５８年１０月１０日）に記載さ
れた電圧監視用ＩＣが知られている。この電圧監視用Ｉ
Ｃは、基準電圧源とコンパレータによる電圧検出回路と
、タイミング発生回路と、オープンコレクタ回路による
出力ドライブ回路により構成されている。As a conventional technique regarding this kind of voltage monitoring circuit, for example,
A voltage monitoring IC described in TI Semiconductor Technical Data No. 40, Detection Voltage Variable Type Voltage Monitoring ICTL7700 (October 10, 1980) is known. This voltage monitoring I
C is composed of a voltage detection circuit using a reference voltage source and a comparator, a timing generation circuit, and an output drive circuit using an open collector circuit.
前記従来技術における電圧監視用ＩＣは、該ＩＣに印加
される電源電圧が立上るとき、および立下るときにおけ
る出力状態の安定化についての配慮がなされておらず、
内部の基準電圧源が安定化しない、電源電圧がＯＶ〜１
．５ｖの間にあるときに、回路が不安定となって、出力
に１ｖ程度の電圧値を持つノイズを発生するという問題
点がある。そして、このような電圧監視用ＩＣの出力を
、メモリのチップセレクト入力の制御のための論理回路
に直接印加すると、このノイズによりメモリの情報を破
壊する場合が生じるという問題点がある。The voltage monitoring IC in the prior art does not take into consideration the stabilization of the output state when the power supply voltage applied to the IC rises and falls.
Internal reference voltage source is not stabilized, power supply voltage is OV~1
．． There is a problem in that the circuit becomes unstable when the voltage is between 5V and noise having a voltage value of about 1V is generated in the output. If the output of such a voltage monitoring IC is directly applied to a logic circuit for controlling a chip select input of a memory, there is a problem that information in the memory may be destroyed due to this noise.
本発明の目的は、前記電源電圧の立上り、立下り時の電
圧監視用ＩＣの動作が不安定な期間においても、出力に
ノイズを発生させることのない電圧監視回路を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a voltage monitoring circuit that does not generate noise in the output even during periods where the operation of the voltage monitoring IC is unstable when the power supply voltage rises or falls.
本発明によれば、前記目的は、従来技術による電圧監視
用ＩＣの出力に、エミッタフォロアで動作するトランジ
スタと、ノベルシフトダイオードと、バイアス抵抗とに
よるレベルシフト出力回路を接続し、前記電圧監視用Ｉ
Ｃの出力に、発生するノイズ電圧よりも大きなレベルシ
フトを与えることにより達成される。According to the present invention, the above object is to connect a level shift output circuit including a transistor operating as an emitter follower, a novel shift diode, and a bias resistor to the output of the voltage monitoring IC according to the prior art; I
This is achieved by applying a level shift to the output of C that is greater than the noise voltage generated.
従来技術による電圧監視用ＩＣに接続されるエミッタフ
ォロア動作のトランジスタは、レベルシフトダイオード
を介してバイアス抵抗に接続されている。本発明による
電圧監視回路の出力は、前記レベルシフトダイオードと
バイアス抵抗との接読点から取出されており、従来技術
による電圧監視用ＩＣの動作に追従して動作しようとす
る。しかし、この電圧監視用ＩＣが不安定なときに発生
するノイズ電圧は、エミッタフォロア動作のトランジス
タのペース・エミッタ電圧ＶＢ！＋とレベルシフトダイ
オードのフォワード電圧Ｖｙとの和、約１．５Ｖより低
いため、このノイズ電圧は、出力に伝達されない。これ
により、本発明による電圧監視回路は、電源電圧の立上
り、立下り時にノイズを発生することがなくなり、次段
以降に接続される論理回路を誤動作させる等の影響を与
えない。An emitter follower transistor connected to a conventional voltage monitoring IC is connected to a bias resistor via a level shift diode. The output of the voltage monitoring circuit according to the present invention is taken out from the contact point between the level shift diode and the bias resistor, and is intended to operate in accordance with the operation of the voltage monitoring IC according to the prior art. However, the noise voltage generated when this voltage monitoring IC is unstable is the pace emitter voltage VB! of the emitter follower transistor. This noise voltage is not transmitted to the output because it is lower than the sum of + and the forward voltage Vy of the level shift diode, which is about 1.5V. As a result, the voltage monitoring circuit according to the present invention does not generate noise at the rise and fall of the power supply voltage, and does not have any influence such as malfunctioning of logic circuits connected to subsequent stages.
以下、本発明の一実施例を図面により詳細に説明する。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は本発明による電圧監視回路をメモリバッテリバ
ックアップシステムに適用した一実施例のプ臥ツク図、
第２図はその動作波形図である。FIG. 1 is a block diagram of an embodiment in which the voltage monitoring circuit according to the present invention is applied to a memory battery backup system;
FIG. 2 is a diagram of its operating waveforms.
第１図において、１はメイン電源給電線、２は電圧監視
用ＩＣ，３は接地線、４，１０はプルアップ抵抗、５は
トランジスタ、６はレベルシフトダイオード、７はバイ
アス抵抗、８は論理入力信号ビン、９はＮＡＮＤゲート
、１１は電源切換回路、１２は補助電源、１３はメモリ
である。In Figure 1, 1 is a main power supply line, 2 is a voltage monitoring IC, 3 is a ground line, 4 and 10 are pull-up resistors, 5 is a transistor, 6 is a level shift diode, 7 is a bias resistor, and 8 is a logic An input signal bin, 9 a NAND gate, 11 a power supply switching circuit, 12 an auxiliary power supply, and 13 a memory.
第１図に示す実施例において、メイン電源給電線１は、
電圧監視用ＩＣ２、プルアップ抵抗４、エミッタフォロ
ア動作のトランジスタ５のコレクタおよび電源切換回路
１１に接続される。電圧監視用ＩＣ２の出力は、プルア
ップ抵抗４とトランジスタ５のベースに接続され、トラ
ンジスタ５のエミッタは、レベルシフトダイオード６の
アノードに接続される。レベルシフトダイオード６のカ
ソードは、バイアス抵抗７とＮＡＮＤゲート９の一方の
入力に接続される。ＮＡＮＤゲート９の他方の入力は、
論理入力信号ビン８に接続される。In the embodiment shown in FIG. 1, the main power supply line 1 is
It is connected to the voltage monitoring IC 2, the pull-up resistor 4, the collector of the emitter follower transistor 5, and the power supply switching circuit 11. The output of the voltage monitoring IC 2 is connected to a pull-up resistor 4 and the base of a transistor 5, and the emitter of the transistor 5 is connected to an anode of a level shift diode 6. A cathode of the level shift diode 6 is connected to a bias resistor 7 and one input of a NAND gate 9. The other input of the NAND gate 9 is
Connected to logic input signal bin 8.
ＮＡＮＤゲート９の出力は、プルアップ抵抗１０とメモ
リ１３のチップセレクト人力Ｃ８に接続される。また、
補助電源１２とメイン電源給電線１に接続される電源切
換回路１１の出力は、メモリ１３の電源ビン、プルアッ
プ抵抗１０、ＮＡＮＤゲート９の電源ピンに接続される
。接地線３は、電源監視用ＩＣ２、ＮＡＮＤゲート９の
グランドビン、メモリ１３のグランドビンおよびバイア
ス抵抗７に接続される。The output of the NAND gate 9 is connected to a pull-up resistor 10 and a chip select input C8 of the memory 13. Also,
The output of the power supply switching circuit 11 connected to the auxiliary power supply 12 and the main power supply line 1 is connected to the power supply pin of the memory 13, the pull-up resistor 10, and the power supply pin of the NAND gate 9. The ground line 3 is connected to the power supply monitoring IC 2 , the ground bin of the NAND gate 9 , the ground bin of the memory 13 , and the bias resistor 7 .
次に、第２図に示す動作波形を参照して、第１図に示す
本発明の一実施例の動作を説明する。Next, the operation of the embodiment of the present invention shown in FIG. 1 will be described with reference to the operation waveforms shown in FIG.
′ｒＩＬ源切換回路１１は、メイン電源給′成線１にメ
イン電源が印加されていない場合、メイン電源が印加さ
れ、七゛の電圧値が予備電源１２の電圧ＶＤに立上るま
での間、およびメイン電源がオフとされ、その電圧値が
予備電源】２の電圧ＶＤ以下となった場合に、予備ｒｌ
！源１２の電圧ＶＤを、メイン電源線１の電圧値が予備
電源１２の電圧Ｖｕ以上となっている場合に１ メイン
電源給゛ｔｔｌ ＃ｉ！１の電圧をメモリ１３とＮＡＮ
Ｄゲート９の電源ピンに印加するようＫ［源の切換えを
行っている。この結果、メモリ１３とＮＡＮＤゲート９
の電源ピンに印加される電圧波形は、第２図に０部波形
として示されるような波形となる。When the main power supply is not applied to the main power supply line 1, the IL source switching circuit 11 operates until the main power is applied and a voltage value of 7' rises to the voltage VD of the standby power supply 12. When the main power supply is turned off and the voltage value becomes less than the voltage VD of the backup power supply]2, the backup rl
! The voltage VD of the power supply 12 is set to 1 when the voltage value of the main power supply line 1 is equal to or higher than the voltage Vu of the standby power supply 12. Main power supply ttl #i! 1 voltage to memory 13 and NAN
The K source is switched to be applied to the power pin of D gate 9. As a result, memory 13 and NAND gate 9
The voltage waveform applied to the power supply pin is as shown in FIG. 2 as the 0 part waveform.
メモ＋７１３は、電源ピンに補助電源１２の電圧ＶＤが
印加されている間、チップセレクト入力で下に与えられ
る信号が論理″ １ ′であることを条件に、情報の保
持を行っており、電源ビンに補助電源１２の電圧より高
いメイン電源給電線ｌの電圧が印加されている状態で、
論理入力信号ピン８に与えられる信号に基づいて、書込
み、読出しが制御される。このため、メモリ１３が情報
の保持動作を行っている間、ＮＡＮＤゲート９０入力の
いずれか一方の入力信号は、必ず論理％Ｏ＃どなってい
る必要がある。ところで、この期間中、論理入力信号ビ
ン８に与えられる信号の論理値は不定であるので、必然
的に′￥Ｊ１圧監視回路の出力信号を論理１０′の状態
に保持しておかなければならない。もし、この出力信号
にノイズ等が発生して、この出力信号が論理′″ １
′の状態となると、ＮＡＮＤゲート９の出力が論理％Ｏ
′となる場合を生じ、メモリ１３の情報破壊を招く恐れ
がある。Memo+713 retains information on the condition that the signal given below at the chip select input is logic ``1'' while the voltage VD of the auxiliary power supply 12 is applied to the power supply pin. With the voltage of the main power supply line l higher than the voltage of the auxiliary power supply 12 being applied to the bottle,
Writing and reading are controlled based on a signal applied to logic input signal pin 8. For this reason, while the memory 13 is performing the information retention operation, the input signal of either one of the NAND gate 90 inputs must be at a logic level of %O#. By the way, during this period, the logic value of the signal applied to the logic input signal bin 8 is undefined, so it is necessary to keep the output signal of the J1 pressure monitoring circuit at logic 10. . If noise etc. occurs in this output signal, this output signal becomes logic
', the output of the NAND gate 9 becomes the logic %O
', and information in the memory 13 may be destroyed.
本発明による電圧監視回路は、このようなメモリ１３の
情報破壊を招くようなノイズを発生することのないもの
であり、電圧監視用ＩＣ２と、トランジスタ５、レベル
シフトダイオード６、バイアス抵抗７より成るレベルシ
フト出力回路とＫより構成される。The voltage monitoring circuit according to the present invention does not generate such noise that causes information destruction in the memory 13, and is composed of a voltage monitoring IC 2, a transistor 5, a level shift diode 6, and a bias resistor 7. It consists of a level shift output circuit and K.
τを圧監視用■Ｃ２は、メイン電源給Ｍ、線１の電圧が
立上るとき、内部回路動作の不安定である電圧範囲で、
ノイズを発生し、その後、メイン電源給電線１の電圧が
所定値に達するまで論理′ｏ′を出力する。メイン電源
給電線１の電圧値が所定値に達した後、所定時間経過後
に、電圧監視回路Ｃ２の出力は、論理１１ ′となる。τ for voltage monitoring ■C2 is the voltage range where the internal circuit operation is unstable when the main power supply M, line 1 voltage rises.
A noise is generated, and then a logic 'o' is output until the voltage of the main power supply line 1 reaches a predetermined value. After a predetermined time has elapsed after the voltage value of the main power supply line 1 reaches a predetermined value, the output of the voltage monitoring circuit C2 becomes logic 11'.
一方、メイン電源給電線１の電圧が立下るとき、電圧監
視用ＩＣ２は、メイン電源給ＴＲ，線１の電圧が所定値
以下となると直ちＫその出力を論理１０ ′とし、さら
に、メイン電源給電線】の電圧が低下すると、立上り時
と同様に出力にノイズを発生する。このような電圧監視
用ＩＣ２の出力の波形が第２図に示す０部波形であり、
この出力がレベルシフト回路を構成するトランジスタ５
０ペースに入力すれる。On the other hand, when the voltage of the main power supply line 1 falls, the voltage monitoring IC 2 changes its output to logic 10' as soon as the voltage of the main power supply line 1 falls below a predetermined value. When the voltage on the power supply line drops, noise is generated in the output, similar to when the voltage rises. The waveform of the output of the voltage monitoring IC 2 is the 0 part waveform shown in FIG.
This output is the transistor 5 that constitutes the level shift circuit.
Input at 0 pace.
トランジスタ５、レベルシフトダイオード６、バイアス
抵抗７より成り、レベルシフトダイオード６とバイアス
抵抗７どの接続点を出力とするレベルシフト出力回路は
、トランジスタ５がエミッタフォロア動作し、トランジ
スタ５のベース・エミック電圧ＶＢＺとレベルシフトダ
イオードのフォワード電圧Ｖｙの和、約１．５ｖより低
いレベルの入力信号がトランジスタ五のベースに与えら
れた場合には、その入力信号を出力に伝達しないように
動作する。The level shift output circuit is composed of a transistor 5, a level shift diode 6, and a bias resistor 7, and outputs the connection point between the level shift diode 6 and the bias resistor 7. The transistor 5 operates as an emitter follower, and the base emitter voltage of the transistor 5 is When an input signal at a level lower than the sum of VBZ and the forward voltage Vy of the level shift diode, approximately 1.5 V, is applied to the base of transistor 5, the transistor 5 operates so as not to transmit the input signal to the output.
電圧監視用ＩＣ２が、メイン電源給電線ｌに印加される
電圧の立上り、立下り時に発生するノイズのレベルはＩ
Ｖ程度であるため、前述のレベルシフト出力回路は、こ
のノイズをその出力に伝達することはない。従って、レ
ベルシフト出力回路の定値以上であることな示す論理１
１ ′の信号のみをＮＡＮＤゲート９に伝達する。この
ため、ＮＡＮＤゲート９は゛、電圧監視回路からノイズ
が入力されることがなくなり、メモリ１３の情報保持動
作中に、メモリ１３のチップセレクト入力Ｕ石に、第２
図に（イ）、１口）として示すようなノイズによる論理
％Ｏ′の信号を与えることがなく、メモリ１３内の電圧
が所定値以上に立上って、レベルシフト出力回路のＩＢ
力が論１哩′ １ ′となった後、ＮＡＮＯゲート９の
論理入力信号ピン８に与えられる信号によって制御され
る。The level of noise generated by the voltage monitoring IC 2 at the rise and fall of the voltage applied to the main power supply line l is I
Since it is on the order of V, the level shift output circuit described above will not transmit this noise to its output. Therefore, logic 1 indicates that the level is higher than the fixed value of the level shift output circuit.
Only the signal 1' is transmitted to the NAND gate 9. Therefore, the NAND gate 9 is prevented from receiving noise from the voltage monitoring circuit, and the second
The voltage in the memory 13 rises to a predetermined value or higher without giving a logical %O' signal due to noise as shown in (A), 1 port) in the figure, and the IB of the level shift output circuit
After the power is 1'1', it is controlled by a signal applied to the logic input signal pin 8 of the NANO gate 9.
前述した本発明の実施例は、本発明にょる電圧監視回路
を、メモリバックアップシステムＦｃ 適Ｆｑし、メモ
リカ゛を情報保持状態にある場合に、メモ１）内の情報
破壊等のメモリの誤＠作を防ＩＥできるものであるが、
本発明は、この実施例にかぎらず、電圧監視を必要とす
る全ての論理回路＝？）に適用可能である。The embodiment of the present invention described above applies the voltage monitoring circuit according to the present invention to the memory backup system Fc, and prevents memory errors such as information destruction in the memo 1) when the memory card is in the information retention state. Although it can prevent IE,
The present invention is applicable not only to this embodiment but also to all logic circuits that require voltage monitoring. ) is applicable.
なお、第１図に示す実り＆例において、プルアップ抵抗
４は、電圧監視用ＩＣ２の出方がオープンコレクタ回路
であるために必要な抵抗であり、また、プルアップ抵抗
１ｏは、メモリー３の情報保持を安定化させるための抵
抗である。In the example shown in FIG. 1, the pull-up resistor 4 is a necessary resistor because the voltage monitoring IC 2 is an open collector circuit, and the pull-up resistor 1o is a resistor for the voltage monitoring IC 2. This is resistance to stabilize information retention.
以上説明したように、本発明によれば、電圧の゛立上り
、立下り時の電圧監視回路の動作が不安定；
・・である電圧範囲においても、ノイズを発生すること
のない電圧監視回路を提供することができ、電圧監視回
路を用いる論理回路等の回路装置の誤動作を防止するこ
とができる。As explained above, according to the present invention, it is possible to provide a voltage monitoring circuit that does not generate noise even in a voltage range where the operation of the voltage monitoring circuit is unstable when the voltage rises or falls. Accordingly, malfunctions of circuit devices such as logic circuits using the voltage monitoring circuit can be prevented.
第１図は本発明による電圧監視回路をメモリバツテリパ
ックアップシステＪ・に適用した一実施例のブロック図
、第２図はその動作波形図である。
１・・・・・・メイン電源給ｔｇ！、２・・・・・・電
圧監視用ＩＣ。
３・・・・・・接地線、４，１０・・・・・・プルアッ
プ抵抗、５・・・・・・トランジスタ、６・・・・・・
レベルシフトダイオード、７・・・・・・バイアス抵抗
、８・・・・・・論理入力信゛号ビン、９・・・・・・
ＮＡＮＤゲート、１３・・・・・・電源切換回路、１２
・・・・・・補助電源、１３・・・・・・メモリ。
第１図
第 ２ 図FIG. 1 is a block diagram of an embodiment in which a voltage monitoring circuit according to the present invention is applied to a memory battery pack-up system J. FIG. 2 is an operational waveform diagram thereof. 1... Main power supply tg! , 2... Voltage monitoring IC. 3...Grounding wire, 4,10...Pull-up resistor, 5...Transistor, 6...
Level shift diode, 7...Bias resistor, 8...Logic input signal bin, 9...
NAND gate, 13...Power switching circuit, 12
...Auxiliary power supply, 13...Memory. Figure 1 Figure 2
Claims (1)
る出力回路より成る電圧監視回路において、前記出力回
路は、前記電圧監視用ＩＣの状態が不確定のとき発生す
るノイズ電圧より大きい電圧レベルシフトを行うレベル
シフト出力回路であることを特徴とする電圧監視回路。 ２、前記レベルシフト回路は、エミッタフォロア動作を
行うトランジスタと、該トランジスタのエミッタに接続
されたレベルシフトダイオードおよびバイアス抵抗の直
列回路より成ることを特徴とする前記特許請求の範囲第
１項記載の電圧監視回路。[Scope of Claims] 1. In a voltage monitoring circuit consisting of a voltage monitoring IC and an output circuit that operates with the output of the IC as input, the output circuit is activated when the state of the voltage monitoring IC is uncertain. A voltage monitoring circuit characterized in that it is a level shift output circuit that performs a voltage level shift larger than a noise voltage. 2. The level shift circuit according to claim 1, wherein the level shift circuit comprises a series circuit of a transistor that performs emitter follower operation, a level shift diode connected to the emitter of the transistor, and a bias resistor. Voltage monitoring circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288802A JPS63142408A (en) | 1986-12-05 | 1986-12-05 | Voltage monitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288802A JPS63142408A (en) | 1986-12-05 | 1986-12-05 | Voltage monitor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142408A true JPS63142408A (en) | 1988-06-14 |
Family
ID=17734919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288802A Pending JPS63142408A (en) | 1986-12-05 | 1986-12-05 | Voltage monitor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142408A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020137381A1 (en) * | 2018-12-26 | 2020-07-02 | 株式会社デンソー | Vehicle control device |
-
1986
- 1986-12-05 JP JP61288802A patent/JPS63142408A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020137381A1 (en) * | 2018-12-26 | 2020-07-02 | 株式会社デンソー | Vehicle control device |
| JP2020108198A (en) * | 2018-12-26 | 2020-07-09 | 株式会社デンソー | Vehicular control device |
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