JPS63135016A - トリガ信号発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、基準クロック信号に基づいてトリガ信号を
発生するトリガ信号発生器に関するものである。

［従来の技術］ 一般にディジタル回路におけるトリガ信号発生器は特定
゛のタイミングのトリガ信号を用いてデータのラッチ等
を行なう場合、前記トリガ信号を、基準となるクロック
信号で変化するアドレスを入力とするＲＯＭの出力と上
記クロックで起動して発生することが多い。第２図及び
第３図は上記のトリガ信号発生器の従来例である。第２
図（ａ）において（１）は基準クロック信号、（２）は
ＲＯＭアドレス信号、（３）はＲＯＭ出力信号、（５）
はトリガ信号、（６）はアドレス発生用カウンタ、（７
）はＲＯＭ　、　（８）はゲート回路、（１ｏ）はトリ
ガ信号発生器、（１１）はラッチ回路、（１２）はデー
タであり、同図（ｂ）はそのタイミング図である。

また第３図（ａ）において、（１）は基準クロック信号
、（２）はＲＯＭアドレス信号、（３）はＲＯＭ出力信
号、（３ａ）は反転クロック信号、（５）はトリガ信号
、（６）はアドレス発生用カウンタ、（７）はＲＯＭ　
、　（８）はゲート回路、（９）はインバータ、（ｌＯ
）はトリガ信号発生器、（１１）はラッチ回路、（１２
）データであり、同図（ｂ）はそのタイミング図である
。尚、図中同一符号は同一部分を示す。

次に上記各従来装置の動作について説明する。

第２図（ａ）においてトリガ信号発生器（１０）から発
生するトリガ信号（５）によりデータ（１２）をラッチ
回路（１１）にて前記トリガ信号（５）の立上りでラッ
チする。ＲＯＭ　（７）に入力するＲＯＪアドレス信号
（２）はアドレス発生用カウンタ（６）より供給される
。第２図（ｂ）にはＲＯＭアドレス信号（２）の変化の
様子を示す。ＲＯＭアドレス信号（２）の変化点が基準
クロック信号（１）の立上りの位相より遅れるのは素子
遅延の為である。

ここでＲＯＭ　（７）には特定のアドレスの時”　Ｈ”
を出力するようにマツピングしであるとすると。

ＲＯＭ出力信号（３）は第２図（ｂ）に示す波形となる
。前記ＲＯＭ出力信号（３）はＲＯＭ　（７）内部にあ
るアドレスデコーダの遅延により、ＲＯＭアドレス信号
（２）の変化点の直後にグリッジを発生する。このグリ
ッジを含んだＲＯＭ出力信号（３）は基準クロック信号
（１）と共にゲート回路（８）に入力され、ＲＯＭ　（
７）により決定される特定のタイミングに出力されるト
リガ信号（５）を発生し、ラッチ回　　“路（１１）の
゛トリガ端子に入力されデータ（１２）をラッチする。

ただし前記トリガ信号はＲＯＭ出力信号（３）のグリッ
ジ期間と、基準クロック信号（１）の°“Ｈ″′′期間
−バーラッパするためグリッジを含んでいる。

他の従来例として、第３図（ａ）はゲート回路（８）に
入力する基準クロック信号（１）をインバータ（９）に
より反転したものである。同図（ｂ）にそのタイミング
を記す。ここでインバータ（１３）の出力である反転ク
ロック信号（４）の“Ｈ”期間はＲＯＭ出力信号（３）
のグリッジ期間とオーバーラツプしないため、出力され
るトリガ信号（５）はグリッジを含まないが、トリガ信
号出力後のデータ処理時間（トリガ信号（５）の立上り
から、直後の基準クロック（１）の立上りまでの時間）
は基準クロック信号（１）の半周期となる。

［発明が解決しようとする問題点］ 従来のトリガ信号発生器は以上のように構成されている
ので、出力するトリガ信号にグリッジを含むことがあり
、上記トリガ信号が作用する回路に誤動作を起させると
いう問題点（第２図参照）、及びトリガ信号出力後のデ
ータ処理時間が短くなるという問題点（第３図参照）が
あった。

この発明は上記のような問題点を解決するためになされ
たもので、グリッジを含まないトリガ信号を発生し、且
つトリガ信号出力後のデータ処理時間を最大にとること
ができるトリガ信号発生器を得ることを目的とする。

［問題点を解決するための手段］ この発明に係るトリガ信号発生器は、基準クロック信号
が入力され、この基準クロック信号に基づき動作時間の
異なる複数処理を受動素子にて行ない、該受動素子に並
列に接続される遅延回路にて、上記基準クロック信号を
遅延させ、該遅延回路から出力される遅延基準クロック
信号及び受動素子の出力信号の各論理積条件をゲート回
路にて求めてトリが信号を作成する構成である。

［作用］ この発明におけるトリガ信号発生器は、ゲート回路に入
力する基準クロックをゲート回路への他方の入力゛であ
る受動素子の出力のグリッジ期間分だけ遅延させること
により、グリッジを含まないトリガ信号を出力し、トリ
ガ信号出力後のデータ処理時間を最大に設定する６ ［実施例］ 以下、この発明の一実施例を第１図（ａ）、（ｂ）に基
づいて説明する。第１図（ａ）において（１）はトリガ
信号発生の基準となる基準クロック信号、（２）ｈ該基
準クロック信号（１）に基づいて出力されるＲＯＭアド
レス信号、（３）は該ＲＯＭアドレス信号（２）にて特
定されるアドレスに格納される内容のＲＯＭ出力信号、
（４）は上記基準クロック信号（１）が所定時間遅延さ
れた遅延基準クロック信号、（５）は最終的に得られる
トリガ信号、（６）は上記基塾クロック信号（１）を予
め定められた数だけ積算し、この積算値に基づきアドレ
スを決定するアドレス発生用カウンタ、（７）は予め定
められたデータを固定的に記憶するＲＯＭ　、　（８）
は入力信号の論理積条件をとり出力するゲート回路、（
９）は上記基準クロック信号（１）をＲＯＭ（７）の処
理遅延に基づき生じるグリッジ期間性だけ遅延させる遅
延回路、（１０）は上記アドレス発生用カウンタ（８）
　、　ＲＯＭ（７）、ゲート回路（８）及び遅延回路（
９）にて形成されトリガ信号を発生するトリガ信号発生
器、（１１）はトリガ信号（５）に基づいてデータ（１
２）を保持するラッチ回路、（１２）は保持されるデー
タであり、同図（ｂ）はそのタイミング図である。

次に上記構成に基づく本実施例に係るトリガ信号発生・
器の動作について説明する。第１図（ａ）においてトリ
ガ信号発生器（１０）からのトリガ信号がデータ（１２
）をラッチする回路を例にとる。従来技術の動作説明で
記した場合と同様にＲＯＭ　（７）に入力されるＲＯＭ
アドレス信号（２）はアドレス発生用カウンタ（６）よ
り供給され、上記ＲＯＭアドレス信号（２）は基準クロ
ー、り信号（１）の立上りより素子遅延分だけ遅れる変
化点を持つ。ＲＯＭ　（７）には特定のアドレスのとき
“Ｈｏ“を出力するようにマツピングされており、第１
図（ｂ）に示すＲＯＭ出力信号（３）を得る、上記ＲＯ
Ｍ出力信号（３）はＲＯＭアドレス信号°（２）の変化
点の直後にグリッジを発生する。遅延回路で９）は基準
クロック信号（１）へ遅延を与え遅延基準クロック信号
（４）をゲート回路（８）の一方の入力端子に入力する
。上記遅延回路（９）の与える遅延は少なくともＲＯＭ
出力信号（３）のグリッジ期間性とする。さて上記ゲー
ト回路（８）のもう一方の入力端子には上記ＲＯＭ出力
信号（３）が入力し、トリガ信号（５）を出力する。Ｒ
ＯＭ出力信号（３）のグリッジ期間と遅延基準クロック
信号（４）の“Ｈ”期間はオーバーラツプせず、上記ト
リガ信号（５）はグリッジを含まないため、ラッチ回路
（１１）はデータ（１２）を特定のタイミングでラッチ
し、しかもラッチ後のデータ処理時間（トリガ信号（５
）の立上りからその直後の基準クロック（１）の立上り
までの時間）は最大となる。

なお、上記実施例においては、基準クロック信号（１）
に基づいて動作する受動素子をＲＯＭ　（？）に　、て
形成したが、他に半導体素子、コンデンサ等の動作時間
にて遅延を生じる素子であればいずれでも構成すること
ができる。

［発明の効果コ 以上のように、この発明によれば基準クロック信号が入
力され、この基準クロック信号に基づき動作時間の異な
る複数処理を受動素子にて行ない、該受動素子に並列に
接続される遅延回路にて、上記基準クロック信号を遅延
させ、該遅延回路から出力される遅延基準クロック信号
及び受動素子の出力信号の各論理積条件をゲート回路に
て求めてトリガ信号を作成する構成したので、受動素子
によるグリッジを含まないトリが信号を発生できるとい
う効果を奏する。このため作用する回路に誤動作を起さ
せなくなる。またトリガ信号出力以降の処理時間を最大
にとれるという効果がある。

【図面の簡単な説明】

第１図（ａ）この発明の一実施例に係るトリガ信号発生
器の構成図、第１図（ｂ）は第１図Ｃａ）の実施例にお
けるタイミング図、第２図（ａ）、（ｂ）及び。 第３図（ａ）、（ｂ）はトリガ信号発生器の従来例の構
成図及びタイミング図である。 図゛において （６）はアドレス発生用カウンタ、 （７）はＲＯＭ、　　　　（８）はゲート回路、（９）
は遅延回路、　（１０）はトリガ信号発生器。 なお、各図中、同一符号は同−又は相当部分を示す。 代　　理　　人　　　大　　岩　　増　　雄第１図 （ａ） （ｂ） 第２図 （ａ） （ｂ） 第３図 （ａ） （ｂ） 手続補正書（自発） 昭和　　年　　月　　日 ２、発明の名称 トリ力信号発生器 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 １、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号明
細書の発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第３頁第７行の「（９）はインバータ、」
という記載をｒ　（１３）はインバータ、」と補正する
。 （２）明細書第４頁第１４行の「″Ｈ”期間がオーバー
ラッパ」という記載を「“Ｈ″期間オーバーラツプ」と
補正する。 （３）明細書第４頁第１７行ないし第１８行の「インバ
ータ（９）」という記載を「インバータ（１３）Ｊと補
正する。 以　　上

Claims (4)

【特許請求の範囲】
1. （１）基準クロック信号が入力され、この基準クロック
   信号に基づき動作時間の異なる複数処理を行なう受動素
   子と、該受動素子に並列に接続され、上記基準クロック
   信号を遅延させる遅延回路と、該遅延回路から出力され
   る遅延基準クロック信号及び受動素子の出力信号の各論
   理積条件を求めてトリガ信号を作成するゲート回路とを
   備える構成としたことを特徴とするトリガ信号発生器。
2. （２）上記受動素子は半導体の固定記憶装置にて形成さ
   れる構成としたことを特徴とする特許請求の範囲第１項
   記載のトリガ信号発生器。
3. （３）上記受動素子は入力される基準クロック信号が積
   算回路にて積算された値として入力される構成としたこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   トリガ信号発生器。
4. （４）上記遅延回路は少なくとも受動素子にて生じるグ
   リッジ期間分の時間を遅延させる構成としたことを特徴
   とする特許請求の範囲第１項ないし第３項にそれぞれ記
   載のトリガ信号発生器。