JPS63132399A - S/d converter - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシンクロデータをデジタルデータに変換するＳ
／Ｄ変換器に係９、特に、多様なデータ処理を可能にす
るＳ／Ｄ変換器に関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention is a system for converting synchronized data into digital data.
The present invention relates to S/D converters, and particularly to S/D converters that enable various data processing.

〔従来の技術〕[Conventional technology]

従来のＳ／Ｄ変換器は、単にシンクロデータをデジタル
データに変換する機能をもつだけであシ、Ｓ／Ｄ変換器
の改良に係る従来技術の動向も、特開昭５５−１１９７
９８号、特開昭５６−１０５７９６号、特開昭５７−１
７０９８号公報に記載されているように、信号変換精度
や安定化を進めるのみであった。Conventional S/D converters simply have the function of converting synchronized data into digital data, and the trends in conventional technology related to the improvement of S/D converters can also be found in Japanese Patent Laid-Open No. 55-1197.
No. 98, JP-A-56-105796, JP-A-57-1
As described in Publication No. 7098, only the signal conversion accuracy and stabilization were improved.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

Ｓ／Ｄ変換器は、シンクロデータを変換してデジタルデ
ータを出力し、これをコンピュータ等の制御装置で処理
するものであるが、従来のＳ／Ｄ変換器は、単にシンク
ロデータをデジタルデータに変換したものを制御装置に
出力するだけであるから、データの処理を行なうソフト
ウェアの負担が大きいという問題がある。具体例をあげ
て説明する。An S/D converter converts synchronized data and outputs digital data, which is then processed by a control device such as a computer. However, conventional S/D converters simply convert synchronized data into digital data. Since the converted data is simply output to the control device, there is a problem in that the burden on the software that processes the data is heavy. This will be explained using a specific example.

通常、電子計算機の様な制御装置に外部から数値データ
が入力された場合、そのデータの合理性判定を行なって
不合理なデータは排除するような処理が行なわれている
。この処理は、艦船搭載用システムのように外部ノイズ
の多い環境で使われるものに対して特に！要である。例
えば、艦船搭載システムにおいて、時々刻々の自艦位置
を算出する処理においては、あらかじめ定められたー・
定の周期（例えば１００ｍ５）で艦の針路および速力の
データが制御装置に入力される。このうち、針路に着目
して考えると、このデータはジャイロからシンクロデー
タの形で処理システムに伝達され、まずシンクロ／デジ
タル変換が行なわれた後、電子計算機のような制御装置
に入力される。この間に、外米ノイズ等の影響を受けて
瞬間的にでも異常なデータが入力されると、地温結果は
当然異常となる。これを避けるため、入力された針路デ
ータは、まずデータの合理性を判定し異常なデータは排
除する必要がある◎この合理性判定のため、従来は、Ｓ
／Ｄｉ換器出力をソフトウェアで複雑に処理する必要が
あり、ソフトウェアの負担が大きかった。Normally, when numerical data is input from the outside to a control device such as a computer, the rationality of the data is determined and irrational data is eliminated. This process is especially useful for systems used in environments with a lot of external noise, such as systems installed on ships! It is essential. For example, in a ship-mounted system, in the process of calculating the ship's position from moment to moment, predetermined...
Data on the ship's course and speed are input to the control device at regular intervals (for example, 100 m5). Of these, focusing on the course, this data is transmitted from the gyro to a processing system in the form of synchro data, first subjected to synchro/digital conversion, and then input to a control device such as an electronic computer. During this time, if abnormal data is input even momentarily due to the influence of foreign noise, etc., the soil temperature result will naturally become abnormal. In order to avoid this, it is necessary to first judge the rationality of the input course data and eliminate abnormal data.In order to judge this rationality, conventionally, S
/Di exchanger output had to be processed in a complicated manner by software, which placed a heavy burden on the software.

本発明の目的は、制御装置でのデータ入出力処理及びデ
ータ処理の負担を軽減し、システム全体の能率を向上さ
せると共にコストの低減を図ることができるｓ／ｎ変換
器を提供することにある。An object of the present invention is to provide an S/N converter that can reduce the burden of data input/output processing and data processing on a control device, improve the efficiency of the entire system, and reduce costs. .

〔問題点を解決するための手段〕 上記目的は、シンクロデータをデジタルデータに変換す
る手段を備えるＳ／Ｄ変換器において、変換したデジタ
ル値の変化率を求める論理手段と、該変化率を現わすデ
ータを前記デジタルデータに合成して出力させる手段と
を設けることで、達成される。[Means for solving the problem] The above object is to provide a logical means for determining the rate of change of the converted digital value and an expression for the rate of change in an S/D converter equipped with a means for converting synchronized data into digital data. This can be achieved by providing means for combining the digital data with the digital data and outputting the resultant data.

〔作用〕[Effect]

Ｓ／Ｄ変換器からは、シンクロデータを変換したデジタ
ルデータと、該デジタルデータの属性を示すデータとが
出力される。これによシ、制御装置はＳ／Ｄ変換器の出
力から属性を示すデータを識別し該デジタルデータの処
理を行なう。従って、制御装置は、属性データから知υ
得た情報の分だけ、デジタルデータを処理して得る必要
がある情報が減シ、負担が軽減する。The S/D converter outputs digital data obtained by converting synchro data and data indicating attributes of the digital data. Accordingly, the control device identifies data indicating attributes from the output of the S/D converter and processes the digital data. Therefore, the control device can learn υ from the attribute data.
The amount of information that needs to be obtained by processing digital data is reduced by the amount of information obtained, which reduces the burden.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を参照して説明する◇ 第１図は本発明の一実施例に係るＳ／Ｄ変換器の構成図
である◇第１図において、シンクロデータ入力ｄｏは、
Ｓ／Ｄ変換回路１にてデジタルデータｄ、に変換される
。該デジタルデータｄ、はレジスタ２とレジスタ７に入
力される。そして、レジスタ２の出力データｄ２はレジ
スタ５と演算回路（ＡＬＵ）８に入力され、レジスタ７
の出力データｄ３は演算回路８に入力され演算回路８の
出力データｄ４ハレジスタ３に入力され、レジスタ３か
ら合成データｄ５が出力されるようになっている。４は
クロックであシ、クロック４からの周期τ０のタイミン
グパルスｐ０でレジλり７が駆動され、タイミングパル
スｐ０を遅延回路５でて、遅延したタイミングパルスｐ
、でレジスタ２が駆動され、タイミングパルスｐ０を遅
延回路６でτ２遅延したタイミングパルス島でレジスタ
３が駆動されるようになっている。An embodiment of the present invention will be described below with reference to the drawings. ◇ Fig. 1 is a block diagram of an S/D converter according to an embodiment of the present invention. ◇ In Fig. 1, synchronized data input do is ,
The S/D conversion circuit 1 converts the data into digital data d. The digital data d is input to register 2 and register 7. Then, the output data d2 of register 2 is input to register 5 and arithmetic circuit (ALU) 8, and register 7
The output data d3 is input to the arithmetic circuit 8, the output data d4 of the arithmetic circuit 8 is input to the register 3, and the combined data d5 is output from the register 3. 4 is a clock, and the register λ register 7 is driven by a timing pulse p0 with a period τ0 from the clock 4, and the timing pulse p0 is sent to a delay circuit 5 to generate a delayed timing pulse p.
, the register 2 is driven, and the register 3 is driven by a timing pulse island obtained by delaying the timing pulse p0 by τ2 by the delay circuit 6.

このＳ／Ｄ変換器の動作を概説すると、Ｓ／ＤＫ換回路
１の出力ｄ１がレジスタ２とレジスタ７で遅延され、遅
延量の異なるデータｄ２とｄ３の差すなわち変化率が演
算回路８でとられ、この属性データｄ４がレジスタ３に
てデータｄ２と合成され、データｄ５として出力される
。To outline the operation of this S/D converter, the output d1 of the S/DK conversion circuit 1 is delayed by registers 2 and 7, and the difference between data d2 and d3 with different delay amounts, that is, the rate of change, is calculated by the arithmetic circuit 8. This attribute data d4 is combined with data d2 in register 3 and output as data d5.

上述したＳ／Ｄ変換器の動作を、次に、第２図のタイミ
ングチャート及び第３図、第４図のデータ合成説明図、
属性データ作成説明図を参照して詳述する。The operation of the above-mentioned S/D converter will now be described with reference to the timing chart in FIG. 2 and the data synthesis explanatory diagrams in FIGS. 3 and 4.
This will be explained in detail with reference to an explanatory diagram for creating attribute data.

第１図において、Ｓ／Ｄ変換回路１には、シンクロデー
タｄ。が入力され、デジタルデータｄ１が出力される。In FIG. 1, an S/D conversion circuit 1 includes synchro data d. is input, and digital data d1 is output.

デジタルデータｄ、は、Ｓ／Ｄ変換回路１固有の変換周
期にし九がって、第２図に示すように、時々刻々のシン
クロデータｄ。の値に応じた値ζ、ａ１．・・・ａ９　
に変換される。−万、クロック４は、周期τ。のタイミ
ングパルスｐ。を発生シ、レジスタ７に入力される。ま
た、このタイミングパルス杓は、遅延回路５．６で、そ
れぞれτ、Ｉτ２だけ遅延したタイミングパルスｐ１ｓ
ｐ２に変換され、夫々レジスタ２および３に入力される
。第２図のタイムチャートかられかるように、レジスタ
７に入力され九データｄ、はｐ。のタイミングでレジス
タ７にセットされるので、データｄ、の値は時刻ｔ。に
おいて値ａ。となる。一方、レジスタ２に入力されたデ
ータｄ、はｓ　Ｐｌのタイミングでレジスタ２にセット
されるので、データｄ２の値は時刻ｔ１において値ａ、
となる。なお、データｄ２およびデータｄ３は、第３図
に示すように、本実施例では１２ビツトのデータとする
。演算回路（ＡＬＵ）８は、データｄ２とデータｄ５と
の差を計算し、その結果に応じて第４図の属性データ作
成関係からデータｄ４を求め、該データｄ４を出力する
。このようにして、レジスタ３にデータｄ２およびデー
タｄ４が入力され、この二つのデータｄ２．ｄ４はｐ２
のタイミングの時刻ｔ２において合成され、レジスタ３
にセットされる。この合成はデータｄ５、第３図に示す
ように、第１５ビツトから第４ビツトまでの１２ビツト
分がデータｄ２の値ａ５、第５ビツトから第０ビツトま
での４ビット分がデータｄ４の値日、となるようにセッ
トされる。The digital data d is synchronized data d every moment, as shown in FIG. 2, according to the conversion cycle specific to the S/D conversion circuit 1. The value ζ according to the value of a1. ...a9
is converted to -10,000, clock 4 has a period τ. timing pulse p. is generated and input to register 7. Further, this timing pulse scoop is generated by a delay circuit 5.6, and a timing pulse p1s delayed by τ and Iτ2, respectively.
p2 and input to registers 2 and 3, respectively. As can be seen from the time chart of FIG. 2, nine data d and p are input to the register 7. Since it is set in register 7 at the timing of , the value of data d is at time t. At the value a. becomes. On the other hand, the data d input to the register 2 is set to the register 2 at the timing s Pl, so the value of the data d2 becomes the value a at the time t1.
becomes. Note that data d2 and data d3 are 12-bit data in this embodiment, as shown in FIG. The arithmetic unit (ALU) 8 calculates the difference between the data d2 and the data d5, determines the data d4 from the attribute data creation relationship shown in FIG. 4 according to the result, and outputs the data d4. In this way, data d2 and data d4 are input to the register 3, and these two data d2. d4 is p2
is synthesized at time t2 at the timing of
is set to This synthesis results in data d5.As shown in Figure 3, 12 bits from the 15th bit to the 4th bit become the value a5 of the data d2, and 4 bits from the 5th bit to the 0th bit become the value of the data d4. The date is set to .

この様にして、データｄ５はクロック４の周期で更新さ
れ、その内容としては、シンクロデータの変換値ａｉお
よびその属性Ｂｉを含んでいることになる。In this way, the data d5 is updated at the cycle of the clock 4, and its contents include the synchronized data conversion value ai and its attribute Bi.

以上を総括して説明すると次の様になる。第１区の回路
は、シンクロデータｄ。を入力としてデジタルデータｄ
５を出力する。デジタルデータｄ５の更新はクロック４
０周期τ。で行なわれる０デジタルデータｄ５の上位１
２ビツトはシンクロデータｄ。の値に対応した変換値ａ
、であシ、下位４ビツトは、その時の上位１２ビツトの
値ａ１と１周期（τ。）前の上位１２ピツドの値ａｉ−
ｊとの差に対応した値を示している。このデータｄ５が
電子計算機のような制御装置に入力されると、制御装置
側では、変換値と同時にそのデータの属性もただちに知
９得る。The above can be summarized as follows. The circuit in the first section is Synchro Data d. as input digital data d
Outputs 5. Digital data d5 is updated at clock 4
0 period τ. Top 1 of 0 digital data d5 performed in
2 bits is synchro data d. Conversion value a corresponding to the value of
, the lower 4 bits are the value a1 of the upper 12 bits at that time and the value ai- of the upper 12 bits one period (τ.) before.
It shows the value corresponding to the difference from j. When this data d5 is input to a control device such as a computer, the control device immediately obtains the conversion value and the attribute of the data.

例えば、爽艦においては、針路の変化は最大でも１０度
／秒程度であり、この値よりも大きな変化率を持ったデ
ータは異常であると判定される。これに本実施例を適用
する場合、クロックの周期としては、１０ｍＢを選ぶの
が適当である。こうすると、レジスタ３の最下位ビット
が１を示した時、自艦針路変化率は約８８度／秒以上で
あることを示していることになる。電子計算機のような
制御装置側では、このデータを調べることにより、ただ
ちに入力データの合理性が判定でき、異常データを併除
することができる。つまり、ソフトウェアの負担が軽減
する。For example, in a cruise ship, the course changes by about 10 degrees/second at most, and data having a rate of change larger than this value is determined to be abnormal. When this embodiment is applied to this, it is appropriate to select 10 mB as the clock cycle. In this way, when the least significant bit of register 3 indicates 1, it means that the ship's own ship's course change rate is approximately 88 degrees/second or more. By examining this data, a control device such as a computer can immediately determine the rationality of the input data and remove abnormal data. In other words, the burden on the software is reduced.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、シンクロデータ伝送系より得られるシ
ンクロデータの合理性判定が容易にできる０このため、
ソフトウェア処理に大きな負担をかけることなく、シン
クロデータ入力処理における入力データの信頼性確保が
可能となる。According to the present invention, it is possible to easily determine the rationality of synchronized data obtained from a synchronized data transmission system.
It is possible to ensure the reliability of input data in synchronized data input processing without placing a large burden on software processing.

【図面の簡単な説明】 第１図は本発明の一実施例に係るＳ／Ｄ変換器の構成図
、第２図は第１図に示すＳ／Ｄ変換器の動作タイミング
チャート、第６図はデータ合成説明図、第４図は属性デ
ータ作成説明図である０１・・・Ｓ／Ｄ変、換回路、２
．３．７・・・レジスタ、４・・・クロック、５，６・
・・遅延回路、８・・・演算回路。[Brief Description of the Drawings] Fig. 1 is a configuration diagram of an S/D converter according to an embodiment of the present invention, Fig. 2 is an operation timing chart of the S/D converter shown in Fig. 1, and Fig. 6 4 is an explanatory diagram of data synthesis, and FIG. 4 is an explanatory diagram of attribute data creation. 01...S/D conversion, conversion circuit, 2
．． 3.7...Register, 4...Clock, 5,6.
...Delay circuit, 8... Arithmetic circuit.

Claims (1)

【特許請求の範囲】[Claims] １、シンクロデータをデジタルデータに変換する手段を
備えるＳ／Ｄ変換器において、変換して得られたデジタ
ル値の変化率を求める論理手段と、該変化率を現わす属
性データを前記デジタルデータに合成して出力させる手
段を設けたことを特徴とするＳ／Ｄ変換器。1. In an S/D converter equipped with means for converting synchronized data into digital data, logic means for determining the rate of change of the digital value obtained by conversion, and attribute data representing the rate of change are added to the digital data. An S/D converter characterized in that it is provided with means for synthesizing and outputting.