JPS63131238A - Logic simulator - Google Patents
Logic simulatorInfo
- Publication number
- JPS63131238A JPS63131238A JP61277465A JP27746586A JPS63131238A JP S63131238 A JPS63131238 A JP S63131238A JP 61277465 A JP61277465 A JP 61277465A JP 27746586 A JP27746586 A JP 27746586A JP S63131238 A JPS63131238 A JP S63131238A
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- JP
- Japan
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- intermediate language
- address
- memory
- execution
- instruction
- Prior art date
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- Pending
Links
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- 230000010365 information processing Effects 0.000 description 6
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は論理シミル−タに関し、特にハードウェア化論
理シミュレータに関するものである。TECHNICAL FIELD The present invention relates to logic simulators, and more particularly to hardware logic simulators.
従来技術
従来のこの種の論理シミュレータについての詳細が以下
に示す文献に開示されている。すなわち、情報処理学会
発行の情報処理筒２１目金国大会予稿集（７Ｅ−１〜７
Ｅ−４） 、同じく情報処理学会発行の情報処理学会誌
１９８４年１０月＠ Ｄ、 １０４８〜ｐ、 １０５５
及び同じく情報処理学会発行の情報処理節２６目金国大
会予稿集（７Ｐ−４〜７Ｐ−６’）等の文献に開示され
ている。Prior Art Details of conventional logic simulators of this type are disclosed in the following documents. In other words, the Information Processing Tube 21st Gold Country Conference Proceedings (7E-1 to 7E-7) published by the Information Processing Society of Japan.
E-4), Journal of the Information Processing Society of Japan, October 1984 @ D, 1048-p, 1055, also published by the Information Processing Society of Japan.
It is also disclosed in documents such as the Information Processing Section 26th Gold National Conference Proceedings (7P-4 to 7P-6'), also published by the Information Processing Society of Japan.
かかる従来の論理シミュレータにおいては、シミュレー
ション対象のシミュレーションモデルがどの程度動作し
たかを確認する手段が設【プられていないために、シミ
ュレーションの網羅性の確認が困難となっている。その
ために、ｖＡ埋シミュレーション（テストケース）が完
全に行われない回路を製造することになり、後でバグが
発見されたり、あるいは無駄な重複したテストによるシ
ミュレーションを行うことが生じて多大な工数を費すと
いう欠点がある。In such conventional logic simulators, there is no means for checking how well the simulation model to be simulated operates, making it difficult to check the comprehensiveness of the simulation. As a result, circuits are manufactured for which vA simulation (test cases) cannot be completely performed, and bugs may be discovered later, or simulations may be performed with unnecessary redundant tests, resulting in a large amount of man-hours. It has the disadvantage of being expensive.
発明の目的
本発明は上記従来の欠点を解決すべくなされたものであ
って、その目的とするところは、論理回路の機能記述言
語を中間言語に変換して論理シミニレ−ジョンを行う場
合、当該中間言語による命令の各実行の有無をすべて把
握するようにしてシミュレーションの網羅性の判断を可
能として効率的なシミュレーションができるようにした
論理シミュレータを提供することにある。Purpose of the Invention The present invention has been made to solve the above-mentioned conventional drawbacks. It is an object of the present invention to provide a logic simulator that enables efficient simulation by making it possible to judge the comprehensiveness of simulation by fully grasping the presence or absence of execution of each instruction in an intermediate language.
発明の構成
本発明によれば、論理回路の機能記述言語を中間言語に
変換してシミュレーションを行う論理シミュレータであ
って、中間言語の命令の各々に夫々対応して設けられた
アドレス領域に夫々の実行済フラグを格納可能なメモリ
と、前記中間言語の各命令の実行時に前記メモリの対応
アドレス領域へ実行済フラグを書込む手段とを含むこと
を特徴とする論理シミュレータが１１られる。According to the present invention, there is provided a logic simulator that performs simulation by converting a functional description language of a logic circuit into an intermediate language, in which each instruction is stored in an address area provided corresponding to each instruction of the intermediate language. A logic simulator 11 is characterized in that it includes a memory capable of storing an executed flag, and means for writing the executed flag into a corresponding address area of the memory when each instruction of the intermediate language is executed.
実施例 以下、図面を用いて本発明の詳細な説明する。Example Hereinafter, the present invention will be explained in detail using the drawings.
図は本発明の実施例のブロック図である。図において、
論理シミュレーション対象回路の機能記述言語が変換さ
れた中間言語命令の各々は、中間言語メモリ１に予め格
納されており、この各中間言語メモリ１が夫々格納され
ている当該メモリ１のアドレスに対応したアドレス領域
を有するフラグメモリ２が別に設けられている。The figure is a block diagram of an embodiment of the invention. In the figure,
Each of the intermediate language instructions into which the functional description language of the logic simulation target circuit has been converted is stored in advance in the intermediate language memory 1, and each intermediate language memory 1 corresponds to the address of the memory 1 in which it is stored. A flag memory 2 having an address area is separately provided.
中間言語実行部５は中間言語メモリ１から読出された中
間言語命令に応じて演算実行を行うものであり、その演
算結果は状態値メモリ６へ格納されるようになっている
。中間ｇ Ｈメモリ１の読出し用アドレスを一時格納す
るアドレスレジスタ３が設けられており、このレジスタ
３の格納アドレスはインクリメンタ４により「＋１」演
算されてこの演算後のアドレスが再びレジスタ３へ書込
まれて内容の更新が行われる。フラグメモリ２の内容は
フラグメモリ読出し回路７により読出し自在とされて表
示部８に表示可能となっている。The intermediate language execution unit 5 executes arithmetic operations in accordance with intermediate language instructions read from the intermediate language memory 1, and the results of the arithmetic operations are stored in the state value memory 6. An address register 3 is provided to temporarily store the read address of the intermediate gH memory 1, and the address stored in this register 3 is incremented by 1 by an incrementer 4, and the address after this calculation is written to the register 3 again. The content will be updated. The contents of the flag memory 2 can be freely read out by a flag memory reading circuit 7 and displayed on a display section 8.
かかる構成において、論理シミュレーション中に中間言
語の演算が必要になると、中間言語の実行開始アドレス
ａがレジスタ３へ供給されてこの開始アドレスａから中
間言語の実行が開始されることになる。このアドレスａ
はレジスタ３に格納されてアドレスＣとして中間言語メ
モリ１へ与えられ、このアドレスＣに対応した中間言語
命令ｄが読出される。こうして読出された中間言語ｄは
中間言語実行部５へ導入され、この中間言語実行部５で
は当該読出された中ｒｆＡ言語ｄに基づいて演算実行を
行う。この演算実行の結果ｅが状態値ｆとして状態値メ
モリ６へ書込まれる。こうして１中間言語命令の実行は
終了することになる。In such a configuration, when an intermediate language operation is required during logic simulation, the execution start address a of the intermediate language is supplied to the register 3, and execution of the intermediate language is started from this start address a. This address a
is stored in register 3 and given to intermediate language memory 1 as address C, and intermediate language instruction d corresponding to this address C is read out. The intermediate language d thus read is introduced into the intermediate language execution section 5, and the intermediate language execution section 5 executes arithmetic operations based on the read intermediate rfA language d. The result e of this calculation execution is written into the state value memory 6 as the state value f. In this way, execution of one intermediate language instruction ends.
次に、レジスタ３よりアドレスＸが読出されてインクリ
メンタ４へ入力され、このアドレス値に対して「＋１」
演算が行われてその結果すが再びレジスタ３へ再書込み
される。こうして中間言語メモリ１の読出しアドレスＣ
が１づつ歩進されて、メモリ１の中間言語命令が順次読
出されることになり、次に命令の実行が行われるのであ
る。この命令の実行と共にアドレスＣはフラグメモリ２
に対して書込みアドレスとして供給されており、このア
ドレスＣに対応した各領域のフラグを実行済フラグとし
て夫々セットして行くことになる。Next, address X is read from register 3 and input to incrementer 4, and "+1" is added to this address value.
The calculation is performed and the result is rewritten to the register 3 again. In this way, the read address C of the intermediate language memory 1
is incremented by 1, and the intermediate language instructions in memory 1 are sequentially read out, and then the instructions are executed. Upon execution of this instruction, address C is set to flag memory 2.
The flag of each area corresponding to this address C is set as an executed flag.
このようにして、フラグメモリ２はシミュレーション対
象回路内の中間言語命令のなかで実行部の命令のみの対
応アドレス領域に夫々実行済フラグを保持することにな
る。よって、シミュレーション終了後において、フラグ
メモリ読出し回路７により読出しアドレスＱをこのフラ
グメ七り２に対して与えれば、順次実行済フラグｈを読
出すことが可能となり、これを表示部８へ表示データｉ
として供給可能となる。従って、中間言語命令のなかで
非実行部分を確認することが極めて容易となるので、シ
ミュレーションの網羅性が確認でき、シミュレーション
効果の測定に役立てることが可能となるのである。In this way, the flag memory 2 holds an executed flag in the address area corresponding to only the instructions of the execution unit among the intermediate language instructions in the circuit to be simulated. Therefore, after the simulation is completed, if the flag memory reading circuit 7 gives the read address Q to the flag memory 2, it becomes possible to sequentially read out the executed flags h, and display them on the display section 8 as display data i.
It can be supplied as Therefore, it is extremely easy to check the non-executable parts of the intermediate language commands, so the comprehensiveness of the simulation can be checked, and this can be used to measure the effectiveness of the simulation.
発明の効果
叙上の如く、本発明によれば、中間言語の命令名々に対
応して実行済フラグを保持するメモリを設けておき、中
間言語の各命令の実行時にこのメモリへフラグを書込む
ようにしたので、シミュレーションの網羅性の判断が可
能となり、効率的なシミュレーションができるという効
果がある。Effects of the Invention As described above, according to the present invention, a memory is provided to hold executed flags corresponding to the names of instructions in the intermediate language, and the flags are written to this memory when each instruction in the intermediate language is executed. This has the effect of making it possible to judge the comprehensiveness of the simulation and enabling efficient simulation.
図は本発明の実施例のブロック図である。 主要部分の符号の説明 １・・・・・・中間言語メモリ ２・・・・・・フラグメモリ The figure is a block diagram of an embodiment of the invention. Explanation of symbols of main parts 1...Intermediate language memory 2...Flag memory
Claims (1)
ーションを行う論理シミュレータであつて、中間言語の
命令の各々に夫々対応して設けられたアドレス領域に夫
々の実行済フラグを格納可能なメモリと、前記中間言語
の各命令の実行時に前記メモリの対応アドレス領域へ実
行済フラグを書込む手段とを含むことを特徴とする論理
シミュレータ。A logic simulator that performs simulation by converting a functional description language of a logic circuit into an intermediate language, and includes a memory capable of storing each executed flag in an address area provided corresponding to each instruction of the intermediate language. , means for writing an executed flag into a corresponding address area of the memory when each instruction of the intermediate language is executed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277465A JPS63131238A (en) | 1986-11-20 | 1986-11-20 | Logic simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277465A JPS63131238A (en) | 1986-11-20 | 1986-11-20 | Logic simulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131238A true JPS63131238A (en) | 1988-06-03 |
Family
ID=17583973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277465A Pending JPS63131238A (en) | 1986-11-20 | 1986-11-20 | Logic simulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131238A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0318776A (en) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | Function verifying method for logic circuit |
| JPH0341565A (en) * | 1989-07-10 | 1991-02-22 | Matsushita Electric Ind Co Ltd | Method for verifying function of logical circuit |
-
1986
- 1986-11-20 JP JP61277465A patent/JPS63131238A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0318776A (en) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | Function verifying method for logic circuit |
| JPH0341565A (en) * | 1989-07-10 | 1991-02-22 | Matsushita Electric Ind Co Ltd | Method for verifying function of logical circuit |
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