JPS63129637A - 設計規則検証方法 - Google Patents
設計規則検証方法Info
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- JPS63129637A JPS63129637A JP61276959A JP27695986A JPS63129637A JP S63129637 A JPS63129637 A JP S63129637A JP 61276959 A JP61276959 A JP 61276959A JP 27695986 A JP27695986 A JP 27695986A JP S63129637 A JPS63129637 A JP S63129637A
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Links
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Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
大規模集積回路（ＬＳＩ）のマスクパターンの設計規則
の検証方法において、従来は近接パターンの辺の組をパ
ターンデータから探索し、逐次許容値と比較していたた
め、長い処理時間を必要としていた。
の検証方法において、従来は近接パターンの辺の組をパ
ターンデータから探索し、逐次許容値と比較していたた
め、長い処理時間を必要としていた。
この処理の高速化のため、最小間隔の半分を拡大したパ
ターン間の論理積を求め、パターン間隔の検証を行う方
法を提起し、並列処理を指向したハードウェアにも対処
できるようにした。
ターン間の論理積を求め、パターン間隔の検証を行う方
法を提起し、並列処理を指向したハードウェアにも対処
できるようにした。
本発明はＬＳＩのマスクパターンの設計規則検証方法に
関する。
関する。
ＬＳＩのレイアウト設計の結果は、マスク製作のため幾
何学的なパターンデータで表されるが、パターンデータ
の不良は、直ちにＬＳＩの不良に直結する。
何学的なパターンデータで表されるが、パターンデータ
の不良は、直ちにＬＳＩの不良に直結する。
また、マスクの再試作、再製作は開発期間の延長を招く
ため、レイアウト設計後の検証工程ハネ可欠である。
ため、レイアウト設計後の検証工程ハネ可欠である。
設計規則検証においては、使用されるプロセスに対応し
た設計規則に違反する個所をマスクパターンから摘出し
ている。
た設計規則に違反する個所をマスクパターンから摘出し
ている。
一方、ＬＳＩの大規模化、超微細化は現在急速に進行中
であり、マスクパターンを表現するデータ量が増え、１
００万のオーダに達しているものもある。
であり、マスクパターンを表現するデータ量が増え、１
００万のオーダに達しているものもある。
従って、人手によるマスクパターンデークの検証は困難
となり、データ量に比例する計算時間を゛必要とする。
となり、データ量に比例する計算時間を゛必要とする。
このため、大量のデータを高速に処理し、かつ検出もれ
のない手法が望まれるようになった。
のない手法が望まれるようになった。
第３図は従来の設計規則検証方法を説明するマスクパタ
ーンである。
ーンである。
図示の、製造プロセスで決まる許容値りより短い距離で
近接する辺の組を、各パターンに対し、パターンデータ
の中から探索し、逐次処理する方法で従来は行われでい
た。
近接する辺の組を、各パターンに対し、パターンデータ
の中から探索し、逐次処理する方法で従来は行われでい
た。
このような従来方法では、指定された許容値より小さい
間隔で近接する辺の組を探索していたため、演算対象と
するバターツ数が多くなると、逐次処理のために処理時
間が長くなるという問題があった。
間隔で近接する辺の組を探索していたため、演算対象と
するバターツ数が多くなると、逐次処理のために処理時
間が長くなるという問題があった。
上記問題点の解決は、集積回路のマスクパターンにおい
て、各パターン間の最小間隔の半分を拡大したパターン
間の論理積を求め、該論理積が“１”の場合に該マスク
パターンを否と判定する設計規則検証方法により達成さ
れる。
て、各パターン間の最小間隔の半分を拡大したパターン
間の論理積を求め、該論理積が“１”の場合に該マスク
パターンを否と判定する設計規則検証方法により達成さ
れる。
本発明は、マスクパターンの各パターンに対し、最小間
隔（許容値Ｄ）の半分（Ｄ／２）を拡大したパターン間
の論理積（ＡＮＤ）を並列演算により求め、処理の高速
化と確実化を図ったものである。
隔（許容値Ｄ）の半分（Ｄ／２）を拡大したパターン間
の論理積（ＡＮＤ）を並列演算により求め、処理の高速
化と確実化を図ったものである。
第１図（１）、（２）は本発明を説明するパターンの配
置図である。
置図である。
第１図（１）において、パターン１１．１２、・・・を
それぞれＤ／２拡大したパターン１１＾、１２Ａ 、
・・・のデータを作製する。
それぞれＤ／２拡大したパターン１１＾、１２Ａ 、
・・・のデータを作製する。
第１図（２）において、拡大したパターンＩＩＡ、１２
＾、・・・相互間の論理積を演算する。
＾、・・・相互間の論理積を演算する。
図示斜線部のパターンが重なった部分が論理積が“１”
になり、否と判定される。
になり、否と判定される。
以上の演算から、製造プロセスにより決まる許容値Ｏよ
り短いパターン間隔を摘出することができる。
り短いパターン間隔を摘出することができる。
この図形演算を並列処理することにより、演算結果を同
時に出力することができ、高速処理が可能となる。
時に出力することができ、高速処理が可能となる。
第２図は本発明の一実施例を説明するブロック図である
。
。
図において、１２．３．４はメモリ、５ａｓ ｓｂ。
・・・・、乳、ｌ、５７は演算装置、６は制御装置、７
はパスラインである。
はパスラインである。
集積回路のマスクパターンの検証のための図形演算に際
して、演算対象とする図形、および演算の結果として得
られる図形を格子状に分割したときに、分割した領域に
現れると予測される図形要素のパターンを数値コードに
対応させ、あらかじめメモリ１に格納しておく。
して、演算対象とする図形、および演算の結果として得
られる図形を格子状に分割したときに、分割した領域に
現れると予測される図形要素のパターンを数値コードに
対応させ、あらかじめメモリ１に格納しておく。
演算を実行するには、演算処理対象領域をメモＩ７１に
格納した図形要素に相当する領域に分割し、この分割し
た領域ごとに、２つの演算対象図形の図形要素を数値コ
ードであられして、メモリ２、メモリ３にそれぞれ格納
し、両メモリの対応するアドレス同志について、演算装
置５ａ、５ｂ、 ・・・・、５．、．５．により、並
列に演算処理をして論理積を求める。
格納した図形要素に相当する領域に分割し、この分割し
た領域ごとに、２つの演算対象図形の図形要素を数値コ
ードであられして、メモリ２、メモリ３にそれぞれ格納
し、両メモリの対応するアドレス同志について、演算装
置５ａ、５ｂ、 ・・・・、５．、．５．により、並
列に演算処理をして論理積を求める。
以上の演算結果をメモリ４に一旦格納し、各図形要素を
パターンに復元すれば、図形演算の結果が得られる。
パターンに復元すれば、図形演算の結果が得られる。
以上のように、並列処理を指向したハードウェア化に対
処できる。
処できる。
以上詳細に説明したように本発明によれば、設計規則検
証が高速に処理可能であり、さらに並列処理を指向した
ハードウェア化に対処できる。
証が高速に処理可能であり、さらに並列処理を指向した
ハードウェア化に対処できる。
第１図（１）、（２）は本発明を説明するパターンの配
置図、 第２図は本発明の一実施例を説明するブロック図、 第３図は従来の設計規則検証方法を説明するマスクパタ
ーンである。 図において、 １１．１２、・・・は各パターン、 １１Ａ 、１２Ａ 、・・・は Ｄ／２拡大した各パターン １．２．３．４はメモリ、 ５ａ５５ｂ、・・・・、５ｎ−１，５ｎは演算装置、６
は制御装置、 （１ジ 力Ｎ谷朔乏古ヒ朔す）パターン眞側φ図憂 １ 口 突屍例Σ富叱り月するフロン２の 茅 ２ （２）
置図、 第２図は本発明の一実施例を説明するブロック図、 第３図は従来の設計規則検証方法を説明するマスクパタ
ーンである。 図において、 １１．１２、・・・は各パターン、 １１Ａ 、１２Ａ 、・・・は Ｄ／２拡大した各パターン １．２．３．４はメモリ、 ５ａ５５ｂ、・・・・、５ｎ−１，５ｎは演算装置、６
は制御装置、 （１ジ 力Ｎ谷朔乏古ヒ朔す）パターン眞側φ図憂 １ 口 突屍例Σ富叱り月するフロン２の 茅 ２ （２）
Claims (1)
- 集積回路のマスクパターンの最小間隔の半分を拡大し
た各パターン間の論理積を求め、該論理積が“１”の場
合に該マスクパターンを否と判定することを特徴とする
設計規則検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276959A JPS63129637A (ja) | 1986-11-20 | 1986-11-20 | 設計規則検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276959A JPS63129637A (ja) | 1986-11-20 | 1986-11-20 | 設計規則検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129637A true JPS63129637A (ja) | 1988-06-02 |
Family
ID=17576791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276959A Pending JPS63129637A (ja) | 1986-11-20 | 1986-11-20 | 設計規則検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129637A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295869B1 (ko) * | 1998-05-29 | 2001-07-12 | 가네꼬 히사시 | 마스크 제조방법 |
| JP2008040811A (ja) * | 2006-08-07 | 2008-02-21 | Nec Corp | 情報処理装置、配線設計方法及びプログラム |
-
1986
- 1986-11-20 JP JP61276959A patent/JPS63129637A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295869B1 (ko) * | 1998-05-29 | 2001-07-12 | 가네꼬 히사시 | 마스크 제조방법 |
| JP2008040811A (ja) * | 2006-08-07 | 2008-02-21 | Nec Corp | 情報処理装置、配線設計方法及びプログラム |
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