JPS63127672A - Picture signal processing unit - Google Patents
Picture signal processing unitInfo
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- JPS63127672A JPS63127672A JP61274465A JP27446586A JPS63127672A JP S63127672 A JPS63127672 A JP S63127672A JP 61274465 A JP61274465 A JP 61274465A JP 27446586 A JP27446586 A JP 27446586A JP S63127672 A JPS63127672 A JP S63127672A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ファクシミリあるいはスキャナ装置等の画信
号処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an image signal processing device such as a facsimile or scanner device.
従来の技術
ファクシミリあるいはスキャナ装置等で読取られ、画像
処理の行なわれた画信号データは、通常２値化されてい
るため、シリアル伝送の形成になっている。2. Description of the Related Art Image signal data read by a facsimile or scanner device and subjected to image processing is usually binarized and is therefore serially transmitted.
これらの画信号をコンピュータシステムのメモリ領域に
格納するためには、シリアル画信号データをパラレル画
信号に変換して伝送した方が都合がよく、又高速の画信
号伝送が行なえる。In order to store these image signals in the memory area of a computer system, it is convenient to convert the serial image signal data into parallel image signals and transmit them, and high-speed image signal transmission can be performed.
この様な場合、特願昭６１−１５４５０１号に記載の如
く、ダブル構成のバッファメモリを使用して、複数のバ
ッファに順次切れ目なくデータを収集し、各バッファへ
の転送が終るたびに、逐次外部の補助メモリ（例えば磁
気ディスク装置）への格納を行なわせる方法を用いる事
により、高速のデータ収集、転送が可能となる。In such cases, as described in Japanese Patent Application No. 61-154501, a double-configured buffer memory is used to collect data sequentially and seamlessly into multiple buffers, and each time the data is transferred to each buffer, By using a method of storing data in an external auxiliary memory (for example, a magnetic disk device), high-speed data collection and transfer becomes possible.
この場合、シリアル画信号データ列をパラレル画信号デ
ータ列に変換する方法として、単純に先頭画信号データ
からワード単位（１６画素／ワード）毎にシリアル−パ
ラレル変換するものがよく知られている。In this case, a well-known method for converting a serial image signal data string into a parallel image signal data string is to simply perform serial-to-parallel conversion in units of words (16 pixels/word) starting from the first image signal data.
発明が解決しようとする問題点
しかしながら、スキャナ装置では、与えられた読取寸法
あるいは出力寸法により決定される画素数で主走査方向
の読取領域の制御が行なわれるのが通常であり、この場
合、読取画素数は必ずしもワード単位にはならず、特に
、ワード単位に計算した時の余りの画素数の取扱いが重
要となる。例えば、スキャナ装置がホストコンピュータ
システムと接続されていて、ホストコンピュータからの
読取寸法、あるいは読取画素数等のパラメータにより読
取領域の制御を行い、これらの画信号データをホストコ
ンピュータに転送する場合は、ワード単位毎等のパラレ
ル画信号に変換して行なわれるが、前述の如き端数部の
画素は、ホストコンピュータで管理し易い形状に処理さ
れている方が都合がよい。Problems to be Solved by the Invention However, in scanner devices, the reading area in the main scanning direction is usually controlled by the number of pixels determined by a given reading size or output size. The number of pixels is not necessarily in units of words, and in particular, handling of the number of pixels remaining when calculated in units of words is important. For example, when a scanner device is connected to a host computer system, and the reading area is controlled by parameters such as reading dimensions or number of reading pixels from the host computer, and these image signal data are transferred to the host computer, This is done by converting into parallel image signals in units of words, etc., but it is more convenient for the fractional pixels as described above to be processed into a shape that can be easily managed by the host computer.
本発明は、上記の問題点に鑑み、主走査方向の読取画素
数のワード単位に計算した余りの画素数を、有効シリア
ル画信号データに付加する事に、より、ワード単位の読
取制御を可能とした画信号処理装置を提供するものであ
る。In view of the above problems, the present invention enables reading control in word units by adding the remaining number of pixels calculated in word units to the number of read pixels in the main scanning direction to effective serial image signal data. The present invention provides an image signal processing device with the following features.
問題点を解決するための手段
本発明は入力シリアル画信号の主走査方向の読取画素数
を計数する主走査読取画素計数手段と、前記入力シリア
ル画信号データをワード単位毎のパラレル画信号データ
に変換するシリアル／パラレル変換手段と、前記読取画
信号データのワード単位毎の画素数を計数するオフセッ
ト画素計数手段とを具備し、前記オフセント画素計数手
段により出力される制御信号により、前記、シリアル／
パラレル変換器手段の変換時に、オフセット画素数、も
しくはパディング画素数として、前記主走査読取画素計
数手段により決定された読取画信号データの先頭部、も
しくは最後部に付加する事により、前記シリアル画信号
データのワード毎の転送を行う様にしたものである。Means for Solving the Problems The present invention includes a main scanning pixel counting means for counting the number of pixels read in the main scanning direction of an input serial image signal, and converting the input serial image signal data into parallel image signal data for each word. Serial/parallel conversion means for converting, and offset pixel counting means for counting the number of pixels in each word unit of the read image signal data, and the serial/parallel conversion means is provided with a control signal outputted from the offset pixel counting means.
At the time of conversion by the parallel converter means, by adding the number of offset pixels or the number of padding pixels to the beginning or end of the read image signal data determined by the main scanning reading pixel counting means, the serial image signal The data is transferred word by word.
作 用
本発明は、スキャナ装置等で読取られたシリアル画信号
に対し、読取寸法に応じた主走査方向の読取画素数を計
数し、これをワード単位の画信号データとして変換して
コンピュータシステムに転送する際に、前記、読取画信
号のワード単位毎の余りの画素数をオフセット画素数、
もしくはパディング画素数として、前記入力読取画信号
データに付加し、前記読取画信号データのワード単位毎
に画素数を計数するオフセント画素計数手段の出力信号
によりシリアル読取画信号のワード単位毎のパラレル画
信号転送を行うため、ホストコンピュータシステム側で
、上記画信号データの管理を容易に行う事が可能となる
。Function The present invention counts the number of pixels read in the main scanning direction according to the reading size for a serial image signal read by a scanner device or the like, converts this into word-based image signal data, and transmits the data to a computer system. When transferring, the remaining number of pixels for each word unit of the read image signal is set as the offset pixel number,
Alternatively, the number of padding pixels is added to the input read image signal data, and the output signal of an offset pixel counting means that counts the number of pixels for each word of the read image signal data is used to generate a parallel image for each word of the serial read image signal. Since signal transfer is performed, the image signal data can be easily managed on the host computer system side.
実施例
以下、図面を参照しながら本発明の一実施例について説
明する。第１図は、本発明の一実施例における画信号処
理装置のブロック構成を示すものである。Embodiment Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a block configuration of an image signal processing device according to an embodiment of the present invention.
第１図において、１は入力シリアル画信号データ１５と
入力画信号クロック１６のバッファ、２は外部λｆＰＵ
より〜ｊＰＵのデータバス信号１７と書込信号１８を介
して与えられる読取画素数をカラ〉・ター８にロードす
るために一時記憶しておくランチ、３も同様に外部ＭＰ
ＵよりＭＰＵのデータバス信号１７と書込信号１９を介
して与えられるオフセット画素数をカウンター１０にロ
ードするために一時記憶しておくランチ、４は主走査方
向のライン同期信号２０と画信号の有効状態を示す画信
号イネーブル信号用のバッファ、５は入力シリアル画信
号をパラレル画信号に変換するシリアル／パラレル変換
器、６はシリアル／パラレル変換器５の出力画信号をワ
ード単位毎に一時記憶するラッチ、７はラッチ６のパラ
レル画信号を外部メモリ、又はホストコンピュータとイ
ンタフェースするための画信号データのバッファ、８は
ラッチ２によりロードされたパラメータに基づき読取画
素数を計数する読取画素カウンタ、９は後述のオフー＋
！７トカウンタ１０に入力される画信号クロックを遅延
させる遅延回路、１０はラッチ３によりロードされたオ
フセットパラメータに基づきオフセット画素数を計数す
るオフセットカウンタ、１１は読取直素数カウンター８
、オフセットカウンタ １０゜シリアル／パラレル変換
器５、ラッチ６等の全体の読取同期制御を行う読取領域
タイミング制御部、１２は外部メモリ、又はコンピュー
タシステムとのデータ転送タイミングを制御するインタ
フェース部、１３は読取画素カウンタ８のカウント終了
時に出力されるボロー信号２２のタイミングを検出する
フリソクロツプである。Ｉ４はゲート回路で、読取画素
カウンタ８に入力される画信号クロックを制御する。な
お、２３ はフリップフロップ１３ より出力される読
取画素終了信号である。２４はライン同期信号２０と画
信号イネーブル信号２１ により作られ、画信号の読取
画素数のカウントに先立って、読取領域タイミング部１
１がら出力される画信号計数イネーブル信号である。
２５はオフセットカウンタ１０より出力されるキャリー
出力信号、２６はインタフェース部１２がらのワード単
位毎の応答信号、２８は出力画信号２７と共に出力され
る転送同期信号である。In FIG. 1, 1 is a buffer for input serial image signal data 15 and input image signal clock 16, and 2 is an external λfPU.
3, which temporarily stores the number of read pixels given via the data bus signal 17 and write signal 18 of the PU, in order to load it into the color filter 8, is also an external MP.
4 is a lunch for temporarily storing the number of offset pixels given from U via the data bus signal 17 and write signal 19 of the MPU to the counter 10; A buffer for an image signal enable signal indicating a valid state; 5 is a serial/parallel converter that converts an input serial image signal into a parallel image signal; 6 is a temporary storage of the output image signal of the serial/parallel converter 5 in units of words. 7 is an image signal data buffer for interfacing the parallel image signal of latch 6 with an external memory or a host computer; 8 is a read pixel counter that counts the number of read pixels based on the parameters loaded by latch 2; 9 is off-+, which will be described later.
! 7 a delay circuit that delays the image signal clock input to the counter 10; 10 an offset counter that counts the number of offset pixels based on the offset parameter loaded by the latch 3; 11 a read-out prime number counter 8;
, offset counter 10°A reading area timing control unit that performs overall read synchronization control of the serial/parallel converter 5, latch 6, etc.; 12 is an interface unit that controls data transfer timing with an external memory or computer system; 13 is a This is a friso crop that detects the timing of the borrow signal 22 output when the reading pixel counter 8 finishes counting. A gate circuit I4 controls the image signal clock input to the read pixel counter 8. Note that 23 is a reading pixel end signal output from the flip-flop 13. 24 is generated by the line synchronization signal 20 and the image signal enable signal 21, and is generated by the reading area timing section 1 before counting the number of pixels to be read of the image signal.
This is an image signal count enable signal that is output from 1 to 1.
25 is a carry output signal outputted from the offset counter 10, 26 is a response signal for each word from the interface section 12, and 28 is a transfer synchronization signal outputted together with the output image signal 27.
第２図は第１図に示す構成による動作タイミングを示す
図であ拳バ ３０はキャリー出力信号２５と読取画素終
了信号２３によって読取領域タイミング制御部１１ 内
で作られる読取リセット信号である。FIG. 2 is a diagram showing the operation timing of the configuration shown in FIG. 1. A fist 30 is a reading reset signal generated within the reading area timing control section 11 by the carry output signal 25 and the reading pixel end signal 23.
上記構成につき、その動作を第１図、第２図を参照しな
がら以下詳細に説明する。The operation of the above configuration will be explained in detail below with reference to FIGS. 1 and 2.
通常、画像読取装置は、ホストコンピュータからの読取
寸法、あるいは読取画素数等のパラメータ指示により、
又は画像読取装置自身で〜４ＰＵ等により原稿の読取寸
法域から必要とする読取画素数を計算して所要の読取領
域の制御を行うが、この時、画信号イネーブル信号２１
は未だオンにならないため、画信号計数イネーブル信
号２４もオンとならない。従って、この期間に必要とす
る読取寸法から得た読取画素数をデータバス信号Ｉ７と
書込信号１８によりラッ′ｆ−２にロードし、又読取画
素数のワード単位に計算した余りの画素数をオフセット
画素数として、同様にデータバス信号１７ と書込信号
１７によりラッチ３にロードする。Normally, an image reading device uses parameter instructions such as reading dimensions or number of reading pixels from a host computer.
Alternatively, the image reading device itself calculates the required number of reading pixels from the reading size area of the document using ~4PU etc. and controls the required reading area, but at this time, the image signal enable signal 21
Since the image signal count enable signal 24 is not turned on yet, the image signal count enable signal 24 is not turned on either. Therefore, the number of read pixels obtained from the read size required for this period is loaded into the latch 'f-2 by the data bus signal I7 and the write signal 18, and the remaining number of pixels calculated in word units of the number of read pixels is is set as the offset pixel number and similarly loaded into the latch 3 by the data bus signal 17 and write signal 17.
しかる後、画像読取装置が画像を読取り始めると、ライ
ン同期信号２０のオンと共に画信号イネーブル信号２１
がオンとなり画信号計数イ゛ネーブル信号２４ もオン
となる様に動作する。この時、シリアル画信号１５ と
同時に入力される画信号クロ。After that, when the image reading device starts reading the image, the line synchronization signal 20 is turned on and the image signal enable signal 21 is turned on.
is turned on, and the image signal count enable signal 24 is also turned on. At this time, the image signal black is input simultaneously with the serial image signal 15.
り１６ がシリアル／パラレル変換器５に入力されると
同時に読取画素終了信号２３と画信号計数イネーブル信
号２４により制御されるゲート回路１．１ も開かれ
るため、読取画素カウンタ８の動作と遅延回路９により
制御される入力画信号クロックによるオフセットカウン
タ１０ の動作も開始する。この遅延回路９はシリアル
／パラレル変換器５の出力画信号データのラッテ６への
タイミング動作を確実にするために設けられるものであ
る。At the same time when the signal 16 is input to the serial/parallel converter 5, the gate circuit 1.1 controlled by the read pixel end signal 23 and the image signal count enable signal 24 is also opened, so that the operation of the read pixel counter 8 and the delay circuit are The operation of the offset counter 10 based on the input image signal clock controlled by 9 is also started. This delay circuit 9 is provided to ensure timing operation of the output image signal data of the serial/parallel converter 5 to the latte 6.
今、例えば、読取画素数が３９画素の時ワード単位毎に
計算した余りの画素数７をオフセット画素数としてオフ
セットカウンタ１０ に設定する。Now, for example, when the number of pixels to be read is 39, the remainder 7, calculated for each word, is set in the offset counter 10 as the number of offset pixels.
従って、入力画信号クロック１６ の最初の１ワ一ド画
信号の内、始め９画素分の画信号をシリアル／パラレル
変換すると同時に、オフセットカウンタ１０より９画素
分をアップカウントし、た時点で出力されるキャリー出
力信号２５により、シリアル／パラレル変換器５の出力
画信号をラッチ６を介し１ワードの画信号に変換する様
に動作する。Therefore, the image signal for the first 9 pixels of the first 1-word image signal of the input image signal clock 16 is converted from serial to parallel, and at the same time, the offset counter 10 counts up by 9 pixels, and at the same time, it is output. The carry output signal 25 operates to convert the output image signal of the serial/parallel converter 5 into a one-word image signal via the latch 6.
つまり、ラッチ６は始め画信号計数イネーブル信号２４
によりオフとなっているため、１ワ一ド画信号の内、
始め７画素分は０のままであり、残り９画素分は、シリ
アル／パラレル変換器５よりの画信号がそのままワード
単位に変換される事になる。而して、入力画信号クロッ
クの１６画素クロ７り以降は順次オフセットカウンタ１
０ より １６画素のカウント毎に出力されるキャリー
出力信号２５ により、シリアル／パラレル変換器５の
出力をラッテ６を介して１ワード毎のパラレル画信号２
７ に変換する。このとき、インタフェース部１２を介
して転送同期信号２８により、外部メモリ、あるいはコ
ンピュータシステムへ画信号の転送が行なわれる。とこ
ろで、読取画素カウンタ８は、最初の入力画信号クロッ
ク１６ によりダウンカウントし、所要の読取寸法から
決定される主走査方向の読取画素数をカウントし終った
時点で出力されるボロー出力信号２２によりフリップフ
ロップ１３をオンすると、直ちに読取画素終了信号２３
がオフし、シリアル／パラレル変換器５をリセットす
ると同時にゲート回路１４を閉じる。これにより、入力
画信号クロック１６が引続いて入力されても読取画素カ
ウンタ８は動作しない。この時、前述の読取画素数３９
から引いた残りの画素数は１４ 画素となり１ワ一ド単
位に満たない２画素分の画信号データはう、テロの出力
に０のパディング画素数として付加される事になる。こ
の最後のキャリー出力信号２５が出力された時に、。In other words, the latch 6 is the starting image signal count enable signal 24.
Since it is turned off by
The first seven pixels remain as 0, and the image signals from the serial/parallel converter 5 are converted into words as they are for the remaining nine pixels. Therefore, after the 16th pixel clock of the input image signal clock, the offset counter 1 is sequentially counted.
0, the output of the serial/parallel converter 5 is converted into a parallel image signal 2 for each word via the latte 6 by the carry output signal 25 outputted every 16 pixel count.
Convert to 7. At this time, the image signal is transferred to an external memory or computer system via the interface section 12 in response to a transfer synchronization signal 28. By the way, the reading pixel counter 8 is counted down by the first input image signal clock 16, and is counted down by the borrow output signal 22 which is output when it finishes counting the number of reading pixels in the main scanning direction determined from the required reading dimension. When the flip-flop 13 is turned on, the reading pixel end signal 23 is immediately activated.
is turned off, resetting the serial/parallel converter 5 and closing the gate circuit 14 at the same time. As a result, the read pixel counter 8 does not operate even if the input image signal clock 16 is continuously input. At this time, the number of reading pixels mentioned above is 39.
The remaining number of pixels subtracted from this is 14 pixels, and the image signal data for 2 pixels, which is less than 1 word unit, is added to the terror output as the number of padding pixels of 0. When this last carry output signal 25 is output.
前述の読取画素終了信号２３とにより読取領域タイミン
グ制御部１１ 内で作られた読取リセット信号３０ に
より、画信号計数イネーブル信号２４がオフする様に動
作せられる。以下同様に、次のライン同期信号２０ に
より引続き発生する入力シリアル画信号も上記と同様の
動作で制御できる。The image signal count enable signal 24 is turned off by the read reset signal 30 generated in the read area timing control section 11 based on the read pixel end signal 23 described above. In the same way, the input serial image signals that are subsequently generated by the next line synchronization signal 20 can be controlled in the same manner as described above.
以上の動作により、所要の読取画素領域の制御と共に、
ワード単位の画信号読取が制御される事になる。Through the above operations, as well as controlling the required reading pixel area,
Image signal reading in word units is controlled.
なお、本実施例では１ワ一ド単位の画信号変換を例にし
て説明したが、１バイト単位毎の両信号変換、あるいは
それ以上の整数倍の両信号変換に拡張する事も容易であ
る。Although this embodiment has been explained using image signal conversion in units of 1 word as an example, it is easily possible to extend the conversion to both signal conversion in units of 1 byte or integer multiples of the conversion. .
発明の効果
以上のように本発明は、スキャナ装置等で読取られた入
力であるシリアル画信号に対し、読取寸法に応じた主走
査方向の読取画素制御を行い、これをワード単位の画信
号データとして変換してコンピュータシステムに転送す
る際に、その読取画信号のワード単位毎の余りの画素数
をオフセクト画素数、もしくはパディング画素数として
入力読取画信号データに付加し、前記読取画信号データ
のワード単位毎に画素数を計数するオフセント画素計数
手段の出力信号により、シリアル読取画信号のワード単
位毎の画信号転送を可能とするため、ホストコンピュー
タシステムで画信号データの管理を容易に制御する事が
できる。更に、本発明によれば、オフセット画素、もし
くはパディング画素を画信号データの先頭部もしくは最
後部に任意に付加する事が出来るため画信号データの容
易なアレンジが可能である。Effects of the Invention As described above, the present invention performs reading pixel control in the main scanning direction according to the reading size for a serial image signal that is an input read by a scanner device, etc., and converts this into image signal data in word units. When converting the read image signal into a computer system and transferring it to the computer system, the remaining number of pixels per word of the read image signal is added to the input read image signal data as the number of offset pixels or the number of padding pixels, and the number of pixels of the read image signal is Since the output signal of the off-cent pixel counting means that counts the number of pixels in each word enables image signal transfer in each word of the serially read image signal, the management of the image signal data can be easily controlled by the host computer system. I can do things. Further, according to the present invention, it is possible to arbitrarily add offset pixels or padding pixels to the beginning or end of image signal data, so that image signal data can be easily arranged.
例による画信号処理装置のタイミングを示す図である。
５・・・シリアル／パラレル変換器、６・・・ラッチ、
８ 読取画素カウンタ、１０・・・オフセットカウンタ
。FIG. 3 is a diagram illustrating timing of an image signal processing device according to an example. 5... Serial/parallel converter, 6... Latch,
8 Reading pixel counter, 10... Offset counter.
Claims (1)
計数する主走査読取画素計数手段と、前記シリアル画信
号をワード単位毎のパラレル画信号に変換するシリアル
／パラレル変換手段と、前記シリアル画信号のワード単
位毎の画素数を計数するオフセット画素計数手段とを具
備し、前記オフセット画素計数手段により出力される制
御信号により、前記シリアル／パラレル変換手段の変換
時に、ワード単位毎の余りの画素数をオフセット画素数
、もしくはパディング画素数として、前記主走査読取画
素計数手段によって決定されたパラレル読取画信号の先
頭部もしくは最後部に付加してワード単位毎の転送を行
なう画信号処理装置。a main scanning scanning pixel counting means for counting the number of pixels read in the main scanning direction of an input serial image signal; a serial/parallel converting means for converting the serial image signal into a parallel image signal for each word; offset pixel counting means for counting the number of pixels in each word unit of the signal; and a control signal outputted by the offset pixel counting means, when the serial/parallel converting means converts, the remaining pixels in each word unit are counted. An image signal processing device that adds a number as an offset pixel number or a padding pixel number to the beginning or end of a parallel read image signal determined by the main scanning read pixel counting means and transfers it in word units.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274465A JPS63127672A (en) | 1986-11-18 | 1986-11-18 | Picture signal processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274465A JPS63127672A (en) | 1986-11-18 | 1986-11-18 | Picture signal processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127672A true JPS63127672A (en) | 1988-05-31 |
Family
ID=17542063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274465A Pending JPS63127672A (en) | 1986-11-18 | 1986-11-18 | Picture signal processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127672A (en) |
Citations (2)
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| JPS5662463A (en) * | 1979-10-27 | 1981-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Dummy bit addition system to facsimile video signal |
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1986
- 1986-11-18 JP JP61274465A patent/JPS63127672A/en active Pending
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