JPS63123118A - メモリアドレス制御装置 - Google Patents
メモリアドレス制御装置Info
- Publication number
- JPS63123118A JPS63123118A JP27014186A JP27014186A JPS63123118A JP S63123118 A JPS63123118 A JP S63123118A JP 27014186 A JP27014186 A JP 27014186A JP 27014186 A JP27014186 A JP 27014186A JP S63123118 A JPS63123118 A JP S63123118A
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- JP
- Japan
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- circuit
- register
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- bus
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 239000003607 modifier Substances 0.000 abstract 2
- 238000001514 detection method Methods 0.000 description 11
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 101100335921 Mus musculus Gapt gene Proteins 0.000 description 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 239000000306 component Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はメモリアドレス制御装置に関する。
〈従来の技術〉
従来、データ処理システムにおけるメモリアドレス制御
装置、例えばDMAコントローラにおいてはDMAサイ
クルにおいて周辺データ入出力装置と、メモリ間でデー
タ転送を行なう場合に転送されるデータをDMAコント
ローラ内に取り込むことなく、転送先アドレスを連続的
に更新することにより、データ転送を行なっていた。
装置、例えばDMAコントローラにおいてはDMAサイ
クルにおいて周辺データ入出力装置と、メモリ間でデー
タ転送を行なう場合に転送されるデータをDMAコント
ローラ内に取り込むことなく、転送先アドレスを連続的
に更新することにより、データ転送を行なっていた。
このような従来の技術としては例えば、r3種類の転送
モードを備える68000用DMAコントローラJ日経
エレクトロニクス1982年8月2日号129〜158
ページ、「日立製作所HD68450 DMACアプ
リケーションノート」日立製作所、昭和59年2月(第
2版)、[l’Microsystem Compo
nents Ha、ndbook、 Vol、um
e H2Intel、1985等に記載されている。
モードを備える68000用DMAコントローラJ日経
エレクトロニクス1982年8月2日号129〜158
ページ、「日立製作所HD68450 DMACアプ
リケーションノート」日立製作所、昭和59年2月(第
2版)、[l’Microsystem Compo
nents Ha、ndbook、 Vol、um
e H2Intel、1985等に記載されている。
次に、−例としてディスクコントロールシステムに用い
られている従来のメモリアドレス制御装置について説明
する。かかるメモリアドレス制御装置はディスクの回転
待ちに要する時間を短縮するために、データの読み取り
時には、セクタの論理的な順番に係わりなく、トラック
上のデータをディスクの回転にしたがって物理的に最初
に読み取り可能なセクタから順次読み取っていた。すな
わち、第3図に示されているように、ディスクのトラッ
クには#O,#16.#1..#17,82゜” ”
” * #30+ #15.#31t Gapt #O
t#16.#1の順序でセクタが形成されている場合に
は、ディスクコントロールシステムが「開始」の位置か
ら順次セクタのデータを読み取りを開始し、「終了」の
位置でデータの読み取りを終了すると、メモリには#1
7.#2. ・・・、#30゜#15.#31.#O
,#16.#1の順序でセクタ内のデータが記憶される
ことになる。なお、第3図中、インデックスはディスク
のインデックスパルス信号を示しており、Gapはトラ
ック上のギャップ領域を示している。また、αは回転待
ち時間を示しており、記号#の後に続く数字は論理的セ
クタの順番を示している。
られている従来のメモリアドレス制御装置について説明
する。かかるメモリアドレス制御装置はディスクの回転
待ちに要する時間を短縮するために、データの読み取り
時には、セクタの論理的な順番に係わりなく、トラック
上のデータをディスクの回転にしたがって物理的に最初
に読み取り可能なセクタから順次読み取っていた。すな
わち、第3図に示されているように、ディスクのトラッ
クには#O,#16.#1..#17,82゜” ”
” * #30+ #15.#31t Gapt #O
t#16.#1の順序でセクタが形成されている場合に
は、ディスクコントロールシステムが「開始」の位置か
ら順次セクタのデータを読み取りを開始し、「終了」の
位置でデータの読み取りを終了すると、メモリには#1
7.#2. ・・・、#30゜#15.#31.#O
,#16.#1の順序でセクタ内のデータが記憶される
ことになる。なお、第3図中、インデックスはディスク
のインデックスパルス信号を示しており、Gapはトラ
ック上のギャップ領域を示している。また、αは回転待
ち時間を示しており、記号#の後に続く数字は論理的セ
クタの順番を示している。
〈発明の解決しようとする問題点〉
しかしながら、上記従来のメモリアドレス制御装置はト
ラック上の物理的なセクタの配列にしたがって論理的な
セクタの配列とは無関係にデータを読み取っていたので
、ディスクからデータをメモリ内に一旦読み込んだ後に
、論理的なセクタの配列にしたがってデータを並べ換え
る必要があり、その結果、データを読み出すのに要する
時間が長くなり、データの並び換えのためのホストシス
テムの負荷が大きくなるという問題点があった。
ラック上の物理的なセクタの配列にしたがって論理的な
セクタの配列とは無関係にデータを読み取っていたので
、ディスクからデータをメモリ内に一旦読み込んだ後に
、論理的なセクタの配列にしたがってデータを並べ換え
る必要があり、その結果、データを読み出すのに要する
時間が長くなり、データの並び換えのためのホストシス
テムの負荷が大きくなるという問題点があった。
〈問題点を解決するための手段〉
本発明はデータの転送量をカウントする計数回路と、メ
モリアドレスを演算するアドレス演算回路と、所定の値
を保持する保持回路と、該保持回路に保持された所定の
値と上記計数回路の出力とを比較する比較回路と、該比
較回路の比較結果に基づき上記データのうちの所定のデ
ータを取り込むデータラッチ回路と、上記比較回路の比
較結果と上記データラッチ回路に取り込まれたデータの
内容とに基づき上記アドレス演算回路の出力を変換する
変換回路とを有することを特徴としている。
モリアドレスを演算するアドレス演算回路と、所定の値
を保持する保持回路と、該保持回路に保持された所定の
値と上記計数回路の出力とを比較する比較回路と、該比
較回路の比較結果に基づき上記データのうちの所定のデ
ータを取り込むデータラッチ回路と、上記比較回路の比
較結果と上記データラッチ回路に取り込まれたデータの
内容とに基づき上記アドレス演算回路の出力を変換する
変換回路とを有することを特徴としている。
〈実施例〉
′ 以下本発明の実施例について図面を参照し詳細に説
明する。
明する。
第1図は本発明を用いた第1実施例のシステム構成を示
すブロック図である。第1図において、1は16ビツト
カウントレジスタ、2はカウントレジスタ1の内容を1
減算するカウント減算器、3は24ビツトアドレスレジ
スタ、4はアドレスレジスタ3の内容を1減算または1
加算するアドレス加減算器、5は8ビツトをアドレスと
して入力し、24ビツトを出力する修飾テーブルでアド
レスレジスタ3の内容を変更するのに用いられる。
すブロック図である。第1図において、1は16ビツト
カウントレジスタ、2はカウントレジスタ1の内容を1
減算するカウント減算器、3は24ビツトアドレスレジ
スタ、4はアドレスレジスタ3の内容を1減算または1
加算するアドレス加減算器、5は8ビツトをアドレスと
して入力し、24ビツトを出力する修飾テーブルでアド
レスレジスタ3の内容を変更するのに用いられる。
6は16ビツト比較レジスタで保持する値とカウントレ
ジスタ1の内容の一部とを比較する。7はアンドゲート
、101はデータの読み出しタイミングを指示する読み
出し制御信号、102はDMAサイクル信号でDMAコ
ントローラがバスマスタとなってDMA転送中であるこ
とを示す。
ジスタ1の内容の一部とを比較する。7はアンドゲート
、101はデータの読み出しタイミングを指示する読み
出し制御信号、102はDMAサイクル信号でDMAコ
ントローラがバスマスタとなってDMA転送中であるこ
とを示す。
103はアンドゲート7の出力信号、104は比較レジ
スタ6の比較結果が一致したことを示す一致検出信号、
105は8ビツト幅データバス、106は16ビツト幅
のバス、107は24ビツト幅のバス、108は16ビ
ツト幅のバスでカウントレジスタ1の内容を出力する。
スタ6の比較結果が一致したことを示す一致検出信号、
105は8ビツト幅データバス、106は16ビツト幅
のバス、107は24ビツト幅のバス、108は16ビ
ツト幅のバスでカウントレジスタ1の内容を出力する。
109は24ビツト幅のバスで修飾テーブル5により出
力され、アドレスレジスタ3に入力される。110は2
4ビツト幅のアドレスバスである。
力され、アドレスレジスタ3に入力される。110は2
4ビツト幅のアドレスバスである。
別表1は修飾テーブル5に供給されるアドレスとその出
力値との関係を示す。別表2はカウントレジスタ1の初
期値と、比較レジスタ6の内容と、アドレスレジスタ3
の初期値との例を示している。
力値との関係を示す。別表2はカウントレジスタ1の初
期値と、比較レジスタ6の内容と、アドレスレジスタ3
の初期値との例を示している。
以下、本実施例の動作を説明する。本実施例において比
較レジスタ6による比較動作は比較レジスタ内の下位8
ビツトとカウントレジスタ内の下位8ビットについて行
なわれるものとする。DMAサイクル信号102がアク
ティブとなった後、最初に読み出し制御信号101がア
クティブになると、比較レジスタ6の比較動作が指示さ
れる。
較レジスタ6による比較動作は比較レジスタ内の下位8
ビツトとカウントレジスタ内の下位8ビットについて行
なわれるものとする。DMAサイクル信号102がアク
ティブとなった後、最初に読み出し制御信号101がア
クティブになると、比較レジスタ6の比較動作が指示さ
れる。
この時、別表2に示すようにカウントレジスタ1及び比
較レジスタ6の下位8ビツトの内容が共に00Hである
とき、一致検出信号104はアクティブとなる。修飾テ
ーブル5は一致検出信号104によりデータバス上のデ
ータをラッチする。この時、データバス105上のデー
タ、すなわち読み出し制御信号101によりDMA転送
されるデータの内容がIEHであった場合、別表1から
も明らかなようにバス109には修飾テーブル5により
801EOOHが出力される。アドレスレジスタ3の内
容は一致検出信号104により定まるタイミングで80
1EOOHに変更される。その後カウント減算器2によ
り、カウントレジスタ1の内容が1減算されIFFFH
となり、アドレス加減算器4によりアドレスレジスタの
3の内容は+1加算されて801EOIHとなる。その
後続み出し制御信号101が再度アクティブになると比
較レジスタ6による比較動作が指示されるが、カウント
レジスタ1の内容の下位8ビツトがFFHとなっている
ため一致検出信号104がアクティブになることはない
。1バイトのデータ転送が終了すると、カウントレジス
タ1の内容は再び1減算され、アドレスレジスタ3の内
容は再び+1加算される。以下同様に、次に一致検出信
号104がアクティブになるまで修飾テーブル5による
アドレスレジスタ3の内容変更は行なわずにカウントレ
ジスタ1の内容を1減算し、アドレスレジスタ3の内容
を+1加算する処理のみ行なう。以上説明した動作を繰
り返すことにより、本実施例のDMAコントローラは一
定バイト数毎に転送されるデータの内容を参照し、転送
先アドレスを変更することができる。従ってディスクコ
ントロールシステムにおいては各セクタの最初にセクタ
の論理位置に関するデータを付加することにより自動的
に各セクタのデータを論理的な順番となるようにメモリ
上に転送することができる。なお、本実施例においてカ
ウントレジスタ、比較レジスタを16ビツトレジスタ、
アドレスレジスタを24ビツトレジスタ、データバスを
8ビツトバス、アドレスバスを24ビツトパス、修飾テ
ーブルの容量を8×24ビツトとしたが他の適切な構成
によっても実現できることは言うまでもない。また、各
レジスタの初期値、修飾テーブルの内容、比較レジスタ
の比較ビット位置も本実施例に制限されるものではない
。
較レジスタ6の下位8ビツトの内容が共に00Hである
とき、一致検出信号104はアクティブとなる。修飾テ
ーブル5は一致検出信号104によりデータバス上のデ
ータをラッチする。この時、データバス105上のデー
タ、すなわち読み出し制御信号101によりDMA転送
されるデータの内容がIEHであった場合、別表1から
も明らかなようにバス109には修飾テーブル5により
801EOOHが出力される。アドレスレジスタ3の内
容は一致検出信号104により定まるタイミングで80
1EOOHに変更される。その後カウント減算器2によ
り、カウントレジスタ1の内容が1減算されIFFFH
となり、アドレス加減算器4によりアドレスレジスタの
3の内容は+1加算されて801EOIHとなる。その
後続み出し制御信号101が再度アクティブになると比
較レジスタ6による比較動作が指示されるが、カウント
レジスタ1の内容の下位8ビツトがFFHとなっている
ため一致検出信号104がアクティブになることはない
。1バイトのデータ転送が終了すると、カウントレジス
タ1の内容は再び1減算され、アドレスレジスタ3の内
容は再び+1加算される。以下同様に、次に一致検出信
号104がアクティブになるまで修飾テーブル5による
アドレスレジスタ3の内容変更は行なわずにカウントレ
ジスタ1の内容を1減算し、アドレスレジスタ3の内容
を+1加算する処理のみ行なう。以上説明した動作を繰
り返すことにより、本実施例のDMAコントローラは一
定バイト数毎に転送されるデータの内容を参照し、転送
先アドレスを変更することができる。従ってディスクコ
ントロールシステムにおいては各セクタの最初にセクタ
の論理位置に関するデータを付加することにより自動的
に各セクタのデータを論理的な順番となるようにメモリ
上に転送することができる。なお、本実施例においてカ
ウントレジスタ、比較レジスタを16ビツトレジスタ、
アドレスレジスタを24ビツトレジスタ、データバスを
8ビツトバス、アドレスバスを24ビツトパス、修飾テ
ーブルの容量を8×24ビツトとしたが他の適切な構成
によっても実現できることは言うまでもない。また、各
レジスタの初期値、修飾テーブルの内容、比較レジスタ
の比較ビット位置も本実施例に制限されるものではない
。
第2図は本発明の第2実施例のシステム構成を示すブロ
ック図である。第2図において、10は16ビツトカウ
ントレジスタ、20はカウント減算器、30は24ビツ
トアドレスレジスタ40はアドレス加減算器で、各々第
1図のカウントレジスタ1、カウント減算器2、アドレ
スレジスタ3、アドレス加減算器4に相当する。50は
ピットデータラッチでラッチしたデータをアドレスレジ
スタ30へ出力する。60は16ビツト比較レジスタ、
70はアンドゲート、1010は読み出し制御信号、1
020はDMAサイクル信号、1030はアンドゲート
70の出力信号、1040は一致検出信号、105oは
8ビツト幅のデータバス、1060は16ビツト幅のバ
ス、1070は24ビット幅のアドレスバスで、データ
バス1050と下位8ビツトを共有する。1080は1
6ビツト幅のバス、1090はデータラッチ50の8ビ
ツト出力バスで、アドレスレジスタ30へ入力される。
ック図である。第2図において、10は16ビツトカウ
ントレジスタ、20はカウント減算器、30は24ビツ
トアドレスレジスタ40はアドレス加減算器で、各々第
1図のカウントレジスタ1、カウント減算器2、アドレ
スレジスタ3、アドレス加減算器4に相当する。50は
ピットデータラッチでラッチしたデータをアドレスレジ
スタ30へ出力する。60は16ビツト比較レジスタ、
70はアンドゲート、1010は読み出し制御信号、1
020はDMAサイクル信号、1030はアンドゲート
70の出力信号、1040は一致検出信号、105oは
8ビツト幅のデータバス、1060は16ビツト幅のバ
ス、1070は24ビット幅のアドレスバスで、データ
バス1050と下位8ビツトを共有する。1080は1
6ビツト幅のバス、1090はデータラッチ50の8ビ
ツト出力バスで、アドレスレジスタ30へ入力される。
1100は24ビット幅のアドレスバスである。比較レ
ジスタ60、アンドゲート70、読み出し制御信号10
10、DMAサイクル信号1020、アンドゲート出力
信号1030、一致検出信号1040、データバス10
50、バス1060、バス1080、アドレスバス11
oOは各々第1図の比較レジスタ6、アンドゲート出力
信号103、一致検出信号104、データバス105、
バス106、バス108、アドレスバス110に相当す
る。
ジスタ60、アンドゲート70、読み出し制御信号10
10、DMAサイクル信号1020、アンドゲート出力
信号1030、一致検出信号1040、データバス10
50、バス1060、バス1080、アドレスバス11
oOは各々第1図の比較レジスタ6、アンドゲート出力
信号103、一致検出信号104、データバス105、
バス106、バス108、アドレスバス110に相当す
る。
本実施例では一致検出信号1040がアクティブになる
と、データラッチ50がデータバス1050上のデータ
をラッチし、バス1090上に出力する。バス1090
はアドレスレジスタ30の8ビツト目から15ビツト目
に入力される。従って、アドレスレジスタ30の内容が
5oooo。
と、データラッチ50がデータバス1050上のデータ
をラッチし、バス1090上に出力する。バス1090
はアドレスレジスタ30の8ビツト目から15ビツト目
に入力される。従って、アドレスレジスタ30の内容が
5oooo。
Hでデータバス1050上のデータがIEHの時に一致
検出信号1040がアクティブになると、アドレスレジ
スタ30の内容は801EOOHに変更される。
検出信号1040がアクティブになると、アドレスレジ
スタ30の内容は801EOOHに変更される。
本実施例は前述の第1実施例の修飾テーブルをデータラ
ッチに置き換えた構成となっており、より小規模なハー
ドウェアで構成できるが、アドレスレジスタ30の変更
内容と同一のデータをデータバス1050上に取り込む
必要がある上、転送先アドレスの変更が256バイトの
データ転送91回の割合でのみ実行されるという制限が
課せられる。
ッチに置き換えた構成となっており、より小規模なハー
ドウェアで構成できるが、アドレスレジスタ30の変更
内容と同一のデータをデータバス1050上に取り込む
必要がある上、転送先アドレスの変更が256バイトの
データ転送91回の割合でのみ実行されるという制限が
課せられる。
〈作用および効果〉
以上説明してきたように、本発明に係わるメモリアドレ
ス制御装置はデータ転送中に転送されるデータの内容に
より自動的に転送先アドレスを変更することができる。
ス制御装置はデータ転送中に転送されるデータの内容に
より自動的に転送先アドレスを変更することができる。
このため、例えばディスクコントロールシステムでディ
スク回転待ち時間を小さくするために1トラツク上のデ
ータをセクタの論理的な順番に依存せずに物理的に最初
に読み取り可能なセクタから順次読み取るようなシステ
ムで各セクタの最初にセクタの論理的な順番に関するデ
ータを出力する場合は、メモリアドレス制御装置を用い
ることによりディスクから読み取ったデータをホストシ
ステムが介入することなしに自動的に論理的な順番とな
るようにメモリ上に転送できるという利点がある。この
ようにホストシステムはデータ読み取りが終了した後に
メモリ上のデータを並べ換える必要がないのでディスク
の読み取りデータに対するホストシステムからのアクセ
ス時間を短縮できるとともに、データの並べ換えに要す
る負荷を削減することができる。
スク回転待ち時間を小さくするために1トラツク上のデ
ータをセクタの論理的な順番に依存せずに物理的に最初
に読み取り可能なセクタから順次読み取るようなシステ
ムで各セクタの最初にセクタの論理的な順番に関するデ
ータを出力する場合は、メモリアドレス制御装置を用い
ることによりディスクから読み取ったデータをホストシ
ステムが介入することなしに自動的に論理的な順番とな
るようにメモリ上に転送できるという利点がある。この
ようにホストシステムはデータ読み取りが終了した後に
メモリ上のデータを並べ換える必要がないのでディスク
の読み取りデータに対するホストシステムからのアクセ
ス時間を短縮できるとともに、データの並べ換えに要す
る負荷を削減することができる。
゛・、−二ノ
別表2
(以下余白)
第1図は本発明の第1実施例のシステム構成を示すブロ
ック図、第2図は本発明の第2実施例のシステム構成を
ブロック図、第3図は従来例のディスクからのデータの
読み取りを説明するためのセクタの配置図である。 1.10・・・・・カウントレジスタ、2.20・・・
・・カウント減算器、 3.30・・・・・アドレスレジスタ、4.40・・・
・・アドレス加減算器、5・・・・・・・・修飾テーブ
ル、 50・・・・・・・データラッチ、 6.60・・・・・比較レジスタ、 7.7o・・・・・アンドゲート。
ック図、第2図は本発明の第2実施例のシステム構成を
ブロック図、第3図は従来例のディスクからのデータの
読み取りを説明するためのセクタの配置図である。 1.10・・・・・カウントレジスタ、2.20・・・
・・カウント減算器、 3.30・・・・・アドレスレジスタ、4.40・・・
・・アドレス加減算器、5・・・・・・・・修飾テーブ
ル、 50・・・・・・・データラッチ、 6.60・・・・・比較レジスタ、 7.7o・・・・・アンドゲート。
Claims (1)
- メモリ装置へのデータの転送を制御するメモリアドレス
制御装置において、上記データの転送量をカウントする
計数回路と、メモリアドレスを演算するアドレス演算回
路と、所定の値を保持する保持回路と、該保持回路に保
持された所定の値と上記計数回路の出力とを比較する比
較回路と、該比較回路の比較結果に基づき上記データの
うちの所定のデータを取り込むデータラッチ回路と、上
記比較回路の比較結果と上記データラッチ回路に取り込
まれたデータの内容とに基づき上記アドレス演算回路の
出力を変換する変換回路とを有することを特徴とするメ
モリアドレス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27014186A JPS63123118A (ja) | 1986-11-12 | 1986-11-12 | メモリアドレス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27014186A JPS63123118A (ja) | 1986-11-12 | 1986-11-12 | メモリアドレス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63123118A true JPS63123118A (ja) | 1988-05-26 |
Family
ID=17482116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27014186A Pending JPS63123118A (ja) | 1986-11-12 | 1986-11-12 | メモリアドレス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63123118A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57166626A (en) * | 1981-04-06 | 1982-10-14 | Hitachi Ltd | Data transfer system |
JPS5999525A (ja) * | 1982-11-30 | 1984-06-08 | Toshiba Corp | Dma転送制御方式 |
-
1986
- 1986-11-12 JP JP27014186A patent/JPS63123118A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57166626A (en) * | 1981-04-06 | 1982-10-14 | Hitachi Ltd | Data transfer system |
JPS5999525A (ja) * | 1982-11-30 | 1984-06-08 | Toshiba Corp | Dma転送制御方式 |
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