JPS63123085A - Memory input/output system for display - Google Patents
Memory input/output system for displayInfo
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- JPS63123085A JPS63123085A JP61270088A JP27008886A JPS63123085A JP S63123085 A JPS63123085 A JP S63123085A JP 61270088 A JP61270088 A JP 61270088A JP 27008886 A JP27008886 A JP 27008886A JP S63123085 A JPS63123085 A JP S63123085A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像信号などのアナログ信号をデジタル信号
に変換してこれを記憶し、また記憶されたデジタル信号
が読出されて表示される表示用メモリを搭載する電子機
器などに好適に用いられる表示用メモリの入力／出力方
式に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a display memory that converts an analog signal such as a video signal into a digital signal and stores it, and from which the stored digital signal is read out and displayed. The present invention relates to an input/output method for a display memory that is suitably used in electronic equipment equipped with a display memory.
従来技術
映像信号が記憶される表示用メモリと、表示用メモリに
記憶された映像信号が表示される表示部とを有する電子
機器などにおいて、これにたとえばコンピュータなどの
外部機器を接続し、外部機器によって表示用メモリに記
憶された映像信号に対して、各種の編集操作などをイテ
う技術が用いられている。Prior Art In an electronic device having a display memory in which a video signal is stored and a display section in which the video signal stored in the display memory is displayed, an external device such as a computer is connected to the electronic device. Techniques are used to perform various editing operations on video signals stored in display memory.
従来の上記表示用メモリに映像データの書込みを行う場
合には、上記外部機器からのアクセスを禁止する。一方
、表示用メモリから映像信号を読出して表示部に表示さ
せるとき、外部機器からのアクセス方式として次の２つ
の方式が知られている。When writing video data to the conventional display memory, access from the external device is prohibited. On the other hand, when reading a video signal from a display memory and displaying it on a display section, the following two methods are known as access methods from an external device.
■表示部の画面の水平帰線期間、または垂直帰線期間の
みにおいてアクセス可能とする。■Allow access only during the horizontal retrace period or vertical retrace period of the screen of the display unit.
■無条件に外部機器からのアクセスを優先させる。■Unconditionally give priority to access from external devices.
第３図は上記０項に示す第１の従来技術の構成を示すブ
ロック図である。第３図を参照して、この構成について
説明する。本従来技術は、基本的に映像信号記録／再生
装置（以下、映像装置と称する）１と、この映像装置１
に外部接続された外部機器であるコンピュータ２とを含
む。映像装置１は、映像信号を書込み／読出し自在に記
憶する表示用メモリ３を含んでいる。表示用メモリ３に
は、切換えスイッチ４が接続され、この切換えスイッチ
４によって映像データバス５からのデジタル映像信号と
、データバス６によるコンピュータ２からのデータとが
相互に切換えられて入力され、また出力される。FIG. 3 is a block diagram showing the configuration of the first prior art shown in item 0 above. This configuration will be explained with reference to FIG. This conventional technology basically consists of a video signal recording/reproducing device (hereinafter referred to as a video device) 1 and a video signal recording/reproducing device (hereinafter referred to as a video device) 1;
and a computer 2 which is an external device externally connected to the computer 2. The video device 1 includes a display memory 3 that stores video signals in a writable/readable manner. A changeover switch 4 is connected to the display memory 3, and the changeover switch 4 switches and inputs the digital video signal from the video data bus 5 and the data from the computer 2 through the data bus 6. Output.
前記切換えスイッチ４は、３人力のＡＮＤ回路７の出力
によって相互に切換えられる。ＡＮＤ回路７には、コン
ピュータからのアクセスを禁止する信号すなわち、表示
用メモリに映像データの書込みを行う場合ロウレベルと
なり、そうでない時にはハイレベルとなる信号ＳＡが入
力され、また映像信号から分離された同期信号ＳＹが入
力される。さらに、コンピュータ２がデータバス６を介
して表示用メモリ３をアクセスしようとする際に導出す
るアクセス信号ＡＣが入力される。The changeover switches 4 are mutually switched by the output of a three-man AND circuit 7. A signal SA that prohibits access from the computer, that is, a signal SA that is low level when writing video data to the display memory and high level otherwise, is input to the AND circuit 7, and is also separated from the video signal. A synchronizing signal SY is input. Furthermore, an access signal AC derived when the computer 2 attempts to access the display memory 3 via the data bus 6 is input.
この映像装置１では、ＡＮＤ回路７の３人力、すなわち
コンピュータアクセス禁止信号ＳＡ、同期信号ＳＹおよ
びアクセス信号ＡＣが全てハイレベルのとき、ＡＮＤ回
路７はハイレベルの信号を導出し、切換えスイッチ４の
共通端子４ｃを端子４ｂに接続させる。ＡＮＤ回路７の
出力がローレベルのとき、共通端子４ｃは、端子４ａと
接続される。すなわち映像装置１では、水平帰線期間ま
たは、垂直帰線期間の間のみコンピュータ２が表示用メ
モリ３をアクセス可能となり、このような場合以外には
、表示用メモリ３には、映像データバス５が常に接続さ
れている。In this video device 1, when the three inputs of the AND circuit 7, that is, the computer access prohibition signal SA, the synchronization signal SY, and the access signal AC, are all at high level, the AND circuit 7 derives a high level signal and the changeover switch 4 is activated. The common terminal 4c is connected to the terminal 4b. When the output of the AND circuit 7 is at a low level, the common terminal 4c is connected to the terminal 4a. In other words, in the video device 1, the computer 2 can access the display memory 3 only during the horizontal retrace period or the vertical retrace period. is always connected.
このような従来技術ではコンピュータ２から表示用メモ
リ３へのアクセスが帰線期間のみでしか許容されず、し
たがって映像装置１とコンピュータ２とからなる構成の
処理速度が限定されてしまうという問題点があった。This conventional technology has the problem that access from the computer 2 to the display memory 3 is only allowed during the retrace period, which limits the processing speed of the configuration consisting of the video device 1 and the computer 2. there were.
一３＝
第４図は第２の従来技術の構成を示すブロック図であり
、第５図は第４図示の構成の動作を示すタイミングチャ
ートである。第４図お上Ｖ第５図を参照して、第２の従
来技術について説明する。-3= FIG. 4 is a block diagram showing the configuration of the second prior art, and FIG. 5 is a timing chart showing the operation of the configuration shown in FIG. The second prior art will be explained with reference to FIGS. 4 and 5.
本従来技術は、前述の第１の従来技術の構成に類似し、
対応する部分には同一の参照符を付す。本従来技術は、
第３図示の従来技術において切換えスイッチ４のスイッ
チング態様を制御するＡＮＤ回路が２人力のＡＮＤ回路
８となり、このＡＮＤ回路８への入力において同期信号
ＳＹが省かれた構成とされている。このような構成では
、アクセス信号ＡＣがハイレベルとされていれば、コン
ピュータアクセス禁止信号ＳＡがハイレベルとなったと
きは、必ずコンピュータ２は表示用メモリ３をアクセス
することができる。This prior art is similar to the configuration of the first prior art described above,
Corresponding parts are given the same reference numerals. This conventional technology is
In the prior art shown in FIG. 3, the AND circuit for controlling the switching mode of the changeover switch 4 is a two-man-operated AND circuit 8, and the synchronization signal SY is omitted from the input to the AND circuit 8. In such a configuration, if the access signal AC is at a high level, the computer 2 can always access the display memory 3 when the computer access prohibition signal SA is at a high level.
ここで映像データバス５に導出されるデジタル映像信号
は、周波数ｆＯのサンプリング信号ＳＣでサンプリング
されてデノタル信号列Ｄ １ 、Ｄ ２ 。Here, the digital video signal led out to the video data bus 5 is sampled by the sampling signal SC of frequency fO to form digital signal sequences D 1 and D 2 .
・・・に変換される。この様子は、第５図（１）に示さ
れる。It is converted to... This situation is shown in FIG. 5(1).
ここで表示用メモリ３のアクセス時間ＴＡｏが前記サン
プリング周期１７ｆｏのたとえば１．５倍である場合を
想定すると、前記デジタル映像信号列Ｄｉ、Ｄ２．・・
・は、第５図（１）および同図（２）に示すように、隣
接する２つのデジタル信号列毎に、表示用メモ２ノ３に
書込まれる。また表示用メモリ３のメモリ内容を読出し
て表示部（図示せず）に表示しようとする際には、第５
図（３）で示すように前記書込み周期と同一の周期およ
び期間で続出し処理が行なわれる。Here, assuming that the access time TAo of the display memory 3 is, for example, 1.5 times the sampling period 17fo, the digital video signal sequences Di, D2.・・・
As shown in FIG. 5(1) and FIG. 5(2), . is written in display notes 2 and 3 for each two adjacent digital signal strings. In addition, when attempting to read out the memory contents of the display memory 3 and display them on the display section (not shown), the fifth
As shown in FIG. 3, the continuous output process is performed in the same cycle and period as the write cycle.
発明が解決しようとする問題点
ここで第５図（４）に示すように、第５図（３）図示の
読出し期間の途中でコンピュータ２がアクセスを開始す
ると、表示部２に表示するために表示用メモリ３のメモ
リ内容を読出している途中で割込み処理が開始される。Problems to be Solved by the Invention Here, as shown in FIG. 5 (4), when the computer 2 starts accessing in the middle of the reading period shown in FIG. Interrupt processing is started while the memory contents of the display memory 3 are being read.
したがって画面にノイズが発生してしまうことになる。Therefore, noise will occur on the screen.
これを解決しようとすれば、前記表示のための表示用メ
モリ３の読出し動作のタイミングをコンピュータ２が管
理しなければならず、フンピユータ２のソフトウェアや
メモリなどに対する負担が過大となってしまうという問
題点があった。If this problem were to be solved, the computer 2 would have to manage the timing of the reading operation of the display memory 3 for the display, resulting in an excessive burden on the software and memory of the computer 2. There was a point.
本発明の目的は、上述の問題点を解決し、簡便な構成に
よって雑音を発生することなく、かつ高速で処理できる
表示用メモリの入力／出力方式を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems and provide an input/output method for a display memory that has a simple configuration, does not generate noise, and can perform high-speed processing.
問題点を解決するための手段
本発明は、映像信号を記憶する表示用メモリと、表示用
メモリへ入力／出力される信号を、映像信号と外部機器
信号との間で切換える切換手段とを含み、
表示用メモリへの映像信号の入力／出力は、書込み期間
と読出し期間とからなる予め定められた周期で行なわれ
、
外部機器信号の表示用メモリへの入力／出力は、映像信
号の表示用メモリへの入力完了後、上記書込み期間に行
なわれるようにしたことを特徴とする表示用メモリの入
力／出力方式である。Means for Solving the Problems The present invention includes a display memory that stores a video signal, and a switching means that switches the signal input/output to the display memory between the video signal and an external device signal. The input/output of the video signal to the display memory is performed at a predetermined period consisting of a write period and the read period, and the input/output of an external device signal to the display memory is performed at a predetermined period consisting of a write period and a read period. This is an input/output method of a display memory characterized in that the input/output method is performed during the write period after completion of input to the memory.
作 用
本発明に従えば、映像信号を記憶する表示用メモリへの
映像信号の入力／出力は、書込み期間と読出し期間とか
らなる予め定められた周期で行なわれる。一方、外部機
器信号の表示用メモリへの入力／出力は、映像信号の表
示用メモリへの入力完了後、」１記書込み期間に行なわ
れるようにする。Function According to the present invention, the input/output of the video signal to the display memory that stores the video signal is performed at a predetermined cycle consisting of a write period and a read period. On the other hand, the input/output of the external device signal to the display memory is performed during the first write period after the input of the video signal to the display memory is completed.
したがって外部機器が表示用メモリに入力／出力しよう
とする場合、表示用メモリの読出し期間以外にこれを行
うことになり、表示用メモリのメモリ内容が読出されて
表示される際に、表示品位を低下させることが防がれる
。また前記外部機器からの表示用メモリへの入力／出力
は、書込み期間毎に行なわれるようにしたので処理が格
段に高速化される。Therefore, when an external device attempts to input/output to/from the display memory, it must do so outside of the display memory read period, and the display quality may be affected when the display memory contents are read and displayed. It is prevented from lowering. Furthermore, since the input/output from the external device to the display memory is performed every writing period, the processing speed is significantly increased.
実施例
第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図を参照しで、本実施例の構成について説明す
る。本実施例は基本的に映像装置１０と、外部機器であ
るコンピュータ１１とを含む。映像装置１０には、たと
えばランダムアクセスメモリなどによって実現され、デ
ノタル化され一７＝
た映像信号を記憶し、またこれが読出されて表示を行う
表示用メモリ１２が備えられる。Embodiment FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. The configuration of this embodiment will be explained with reference to FIG. This embodiment basically includes a video device 10 and a computer 11 which is an external device. The video device 10 is equipped with a display memory 12, which is realized by, for example, a random access memory, stores a digitalized video signal, and reads out and displays the video signal.
この表示用メモリ１２には、切換え手段である切換えス
イッチ１３が接続され、その共通端子１３ｃは表示用メ
モリ１２に接続され、端子１３ｂはデータバス１４を介
してコンピュータ１１に接続される。また端子１３ａは
、一対のラッチ回路１５．１６に並列に接続され、ラッ
チ回路１５．１６には、アナログ映像信号がデジタル映
像信号に変換されるＡ／Ｄ変換器１７がらの出力が並列
に与えられる。A changeover switch 13 serving as a changeover means is connected to the display memory 12, its common terminal 13c is connected to the display memory 12, and its terminal 13b is connected to the computer 11 via a data bus 14. The terminal 13a is connected in parallel to a pair of latch circuits 15.16, and the latch circuits 15.16 are supplied with an output from an A/D converter 17 for converting an analog video signal into a digital video signal in parallel. It will be done.
前記切換えスイッチ１３の切換え動作は、２人力ＡＮＤ
回路１８の出力によって制御され、ＡＮＤ回路１８の出
力がたとえばハイレベルのときには、共通端子１３ｃは
端子１３１）と接続され、ローレヘルのときには、共通
端子１３ｃは端子１３ａに接続される。The switching operation of the changeover switch 13 is performed by two people AND
It is controlled by the output of the circuit 18, and when the output of the AND circuit 18 is at a high level, for example, the common terminal 13c is connected to the terminal 131), and when it is low level, the common terminal 13c is connected to the terminal 13a.
ＡＮＤ回路１８には制御信号発生部１つから、表示用メ
モリに映像データの書込みを行う場合、コンピュータの
アクセスを禁止する信号ＳＡが入力され、またコンピュ
ータ１１がらのアクセス信号ＡＣと、制御信号発生部１
つからの制御信号Ａとが入力されるタイミング制御信号
発生部２０からのタイミング制御信号ＴＣが入力される
。The AND circuit 18 receives from one control signal generation section a signal SA that prohibits computer access when writing video data to the display memory, and also receives an access signal AC from the computer 11 and a control signal generation section. Part 1
A timing control signal TC is input from a timing control signal generating section 20, which receives a control signal A from a timing control signal generating section 20.
第２図は第１図示の構成の動作を示すタイミングチャー
トである。第１図および第２図を参照して、本実施例の
構成の動作について説明する。Ａ／Ｄ変換器１７に入力
されたアナログ映像信号は、サンプリング周波数ｆ１
でサンプリングされデジタル信号に変換されサンプリ
ング周期１／ｆ１ 毎に、デジタル映像信号列Ｄ １（
ｉ＝ １．２．３ 、・・・）がラッチ回路１５．１６
に共通に入力される。FIG. 2 is a timing chart showing the operation of the configuration shown in FIG. The operation of the configuration of this embodiment will be described with reference to FIGS. 1 and 2. The analog video signal input to the A/D converter 17 has a sampling frequency f1
The digital video signal sequence D 1 (
i= 1.2.3,...) is a latch circuit 15.16
are commonly input.
切換えスイッチ１３が表示用メモリ１２を映像データバ
ス２１と接続している状態では後述されるように、ラッ
チ回路１．５．１６から、デジタル映像信号列Ｄｉが交
互に、表示用メモリ］２に書込まれる。この表示用メモ
リ１２は、アクセス時間ＴＡｃを有しており、このアク
セス時間ＴＡＣで、表示用メモリ１２に対する読出し処
理および書込み処理が、第２図（２）のように交互に行
なわれる。When the changeover switch 13 connects the display memory 12 to the video data bus 21, as will be described later, the digital video signal sequence Di is alternately transferred from the latch circuit 1.5.16 to the display memory 2. written. This display memory 12 has an access time TAc, and during this access time TAC, read processing and write processing to the display memory 12 are performed alternately as shown in FIG. 2(2).
すなわち、書込み期間Ｗ １ 、Ｗ ２ 、・・・ （
総称するときは参照符号Ｗで示す）と、読出し期間Ｒ１
，Ｒ２、・・・（総称するときは参照符号Ｒで示す）と
が交互に連続して配列される。That is, the write periods W 1 , W 2 , ... (
(when collectively referred to as reference numeral W), and the read period R1
, R2, . . . (indicated by reference numeral R when collectively referred to) are arranged in an alternating succession.
本発明の眼目は、一定数毎のデジタル映像信号列（Ｄｌ
、、Ｄ２．・・・ＩＤＮ。本実施例ではＮ−３）がサン
プリングされる時間で、表示用メモリ１２に対する２回
のアクセス、すなわち読出し処理と書込み処理とを行い
、上記書込み処理期間をコンピュータ１１からのアクセ
ス時間に提供しようとするものである。すなわち下式、
２ＴＡｏ≦Ｎ／ｆ１ −（１）が成立す
るように、サンプリング周波数ｆ１ およびアクセス
時間ＴＡＣなどを、適宜選択するようにする。The main feature of the present invention is that a digital video signal sequence (Dl
,,D2. ...IDN. In this embodiment, the display memory 12 is accessed twice, that is, a read process and a write process, during the time when N-3) is sampled, and the write process period is used as the access time from the computer 11. It is something to do. That is, the sampling frequency f1, access time TAC, etc. are appropriately selected so that the following equation, 2TAo≦N/f1-(1) holds true.
ここでアクセス時開ＴＡＣが、サンプリング周期１／ｒ
１の１．５倍である場合を想定する。このとき、
ＴＡｏ−ｆｌ ＝ １．５ −（２）
となり、したがって」二重第１式は、
３ ≦Ｎ
・・・（３）となる。Here, the TAC open at access has a sampling period of 1/r
Assume that it is 1.5 times 1. At this time, TAo-fl = 1.5 - (2)
Therefore, the double first equation is 3 ≦N
...(3).
したがって、第２図（１）に示される信号列Ｄｉ（ｉ＝
１．２．３ 、・・・）において、連続する３つの信
号列づつを順次取込むようにする。すなわち第２図（１
）図示の信号列Ｄ１〜Ｄ３は、まずラッチ回路１５にラ
ッチされ、その後、信号列Ｄ４〜Ｄ６は、ランチ回路１
６にラッチされる。このとき、信号列Ｄ４〜Ｄ６のラッ
チ回路１６へのラッチ期間に、ラッチ回路１５にラッチ
されている信号列Ｄ１〜Ｄ３が、表示用メモリ１２に書
込み期間Ｗ２で書込まれる。したがって書込み期間Ｗ１
において、信号Ｄ１以前の３つの信号が書込まれている
場合もある。Therefore, the signal sequence Di (i=
1.2.3, . . . ), three consecutive signal sequences are sequentially captured. In other words, Figure 2 (1
) The illustrated signal strings D1 to D3 are first latched by the latch circuit 15, and then the signal strings D4 to D6 are latched by the launch circuit 1.
It is latched to 6. At this time, during the latching period of the signal strings D4 to D6 to the latch circuit 16, the signal strings D1 to D3 latched by the latch circuit 15 are written to the display memory 12 during the write period W2. Therefore, write period W1
In some cases, three signals before signal D1 are written.
次に、ラッチ回路１６にラッチされている信号列Ｄ４〜
Ｄ６は、書込み期間Ｗ３で表示用メモリ１２に書込まれ
る。このとき、信号列Ｄ７〜Ｄ９は、ラッチ回路１５に
ラッチされる。以下、同様の処理を繰返すことによって
、表示用メモリ１２への信号列Ｄｉの連続的書込みが行
なわれる。Next, the signal string D4~ latched in the latch circuit 16
D6 is written into the display memory 12 during the write period W3. At this time, the signal strings D7 to D9 are latched by the latch circuit 15. Thereafter, by repeating the same process, the signal string Di is continuously written into the display memory 12.
一方、表示用メモリ１２に記憶されているデシ゛タル映
像信号を読出して表示しようとする場合、第２図（２）
に示される読出し期間Ｒ１、Ｒ２、・・・において実行
し、読出した映像信号Ｄｉを表示部（図示せず）に表示
する。On the other hand, when attempting to read out and display the digital video signal stored in the display memory 12, as shown in FIG.
This is executed during the readout periods R1, R2, . . . shown in FIG.
以下に、コンピュータ１１が表示用メモリ１２をアクセ
スする場合について説明する。コンピュータ１１は、表
示用メモリ１２をアクセスしようとする場合、タイミン
グ制御信号発生部２０にアクセス信号ＡＣを出力し、制
御信号発生部１つでは、前記アクセス時間ＴＡＣを半周
期とする第２図（４）図示の信号列を発生する。タイミ
ング制御回路２０は、たとえばＡＮＤ回路などによって
実現され、コンピュータ１１がアクセス要求時には常に
能動化されており、アクセス信号ＡＣと制御信号Ａとの
たとえば論理積を、タイミング制御信号ＴＣとして出力
する。したがってタイミング制御信号ＴＣは、制御信号
Ａと同一波形となる。A case in which the computer 11 accesses the display memory 12 will be described below. When the computer 11 attempts to access the display memory 12, it outputs an access signal AC to the timing control signal generation section 20, and one control signal generation section operates as shown in FIG. 4) Generate the signal sequence shown. The timing control circuit 20 is realized by, for example, an AND circuit, is always activated when the computer 11 requests access, and outputs, for example, the logical product of the access signal AC and the control signal A as the timing control signal TC. Therefore, timing control signal TC has the same waveform as control signal A.
一方、ＡＮＤ回路１８には、上述したようなタイミング
制御信号ＴＣと、制御信号発生部１つから表示メモリに
映像データの書込みを禁止する場合ハイレベルとなるコ
ンピュータアクセス禁止信号ＳＡとが入力される。した
がってＡＮＤ回路１８は、＄２図（４）図示の制御信号
Ａがハイレベルの期間だけ、切換えスイッチ１３の共通
端子１３Ｃを端子１３［）に接続する。このときコンピ
ュータ１１は、表示用メモリ１２にアクセスすることが
できる。On the other hand, the AND circuit 18 receives the above-mentioned timing control signal TC and a computer access prohibition signal SA that becomes high level when prohibiting writing of video data from one control signal generating section to the display memory. . Therefore, the AND circuit 18 connects the common terminal 13C of the changeover switch 13 to the terminal 13[) only during the period when the control signal A shown in FIG. 2(4) is at a high level. At this time, the computer 11 can access the display memory 12.
一方、第２図（２）図示の読出し期間Ｒ１，Ｒ２゜・・
・では、タイミング制御信号ＴＣがローレベルとなって
おり、したがってＡＮＤ回路１８の出力もローレベルと
なり、切換えスイッチ１３の共通端子１３ｃｌｉ：端子
１３ａと接続され、コンピュータ１１の表示用メモリ１
２へのアクセスが禁止される。On the other hand, in FIG. 2 (2) the illustrated readout periods R1, R2°...
- In this case, the timing control signal TC is at a low level, so the output of the AND circuit 18 is also at a low level, and the common terminal 13cli of the changeover switch 13 is connected to the terminal 13a, and the display memory 1 of the computer 11 is connected.
Access to 2 is prohibited.
以上ノヨうに、コンピュータ１１が表示用メモリ１２に
アクセスしようとする場合、表示用メモリ１２ヘデンタ
ル映像信号が入力／出力される読出し期１ｌＩＩＲおよ
び書込み期間Ｗからなるアクセスサイクルのうち、書込
み期間Ｗ １ 、Ｗ ２ 、・・・のときのみ、アクセ
ス可能とした。したがって表示用メモリコ２のメモリ内
容が読出されて、映像装置１０の表示部（図示せず）に
表示される際の表示映像に何ら影響を及ぼすことがない
。またコンピュータ１１が表示用メモリ１２にアクセス
するときは、表示用メモリ１２のアクセスサイクルのう
ち書込み期間でアクセスするので、処理を高速に行うこ
とができる。As described above, when the computer 11 attempts to access the display memory 12, the write period W 1 , out of the access cycle consisting of the read period 1lIIR and the write period W during which a dental video signal is input/output to the display memory 12 . Access is made possible only when W 2 , . . . . Therefore, when the memory contents of the display memory 2 are read out and displayed on the display unit (not shown) of the video device 10, there is no effect on the displayed video. Furthermore, when the computer 11 accesses the display memory 12, it accesses during the write period of the access cycle of the display memory 12, so that processing can be performed at high speed.
効 果
本発明に従えば、外部機器信号の表示用メモリへの入力
／出力は、映像信号の表示用メモリへの入力完了後、書
込み期間においてのみ行なわれるようにした。したがっ
て外部機器が表示用メモリに入力／出力しようとする場
合、表示用メモリの読出し期間以外にこれを行うことに
なり、したがって表示用メモリのメモリ内容が読出さ゛
れて表示される際の表示品位を低下させることが防がれ
る。Effects According to the present invention, the external device signal is input/outputted to the display memory only during the write period after the input of the video signal to the display memory is completed. Therefore, when an external device attempts to input/output data to/from the display memory, it must do so outside of the readout period of the display memory, thus reducing the display quality when the memory contents of the display memory are read out and displayed. It is prevented from lowering.
また前記外部機器からの表示用メモリへの入力／出力は
、書込み期間毎に行なわれるようにしたので処理が格段
に高速化される。Furthermore, since the input/output from the external device to the display memory is performed every writing period, the processing speed is significantly increased.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例の動作を説明するタイミングチャート、
！＠３図は第１の従来技術の構成を示すブロック図、第
４図はＰＡ２の従来技術の構成を示すブロック図、第５
図は第２の従来技術の動作状態を示すタイミングチャー
トである。
１０・・・映像装置、１１・・・コンピュータ、１２・
・・表示用メモリ、１３・・・切換えスイッチ、１５，
１６・・・ラッチ回路、１７・・・Ａ／Ｄ変換器、１８
・・・ＡＮＤ回路、Ａ・・・制御信号、ＡＣ・・・アク
セス信号、ＳＣ・・・サンプリング信号、ＴＡＣ・・・
アクセス時間、ＳＡ・・・コンピュータアクセス禁止信
号、ＴＣ・・・タイミング制御信号FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a timing chart explaining the operation of this embodiment,
! @Figure 3 is a block diagram showing the configuration of the first prior art, Figure 4 is a block diagram showing the configuration of the prior art PA2, and Figure 5 is a block diagram showing the configuration of the prior art PA2.
The figure is a timing chart showing the operating state of the second prior art. 10... Video device, 11... Computer, 12.
... Display memory, 13... Changeover switch, 15,
16... Latch circuit, 17... A/D converter, 18
...AND circuit, A...control signal, AC...access signal, SC...sampling signal, TAC...
Access time, SA...computer access prohibition signal, TC...timing control signal
Claims (1)
部機器信号との間で切換える切換手段とを含み、 表示用メモリへの映像信号の入力／出力は、書込み期間
と読出し期間とからなる予め定められた周期で行なわれ
、 外部機器信号の表示用メモリへの入力／出力は、映像信
号の表示用メモリへの入力完了後、上記書込み期間に行
なわれるようにしたことを特徴とする表示用メモリの入
力／出力方式。[Scope of Claims] A display memory for storing a video signal, and a switching means for switching a signal input/output to/from the display memory between the video signal and an external device signal; The input/output of the video signal is performed at a predetermined cycle consisting of a write period and a read period, and the input/output of the external device signal to the display memory is performed after the input of the video signal to the display memory is completed. An input/output method for a display memory, characterized in that the input/output is performed during the write period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270088A JPS63123085A (en) | 1986-11-12 | 1986-11-12 | Memory input/output system for display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270088A JPS63123085A (en) | 1986-11-12 | 1986-11-12 | Memory input/output system for display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63123085A true JPS63123085A (en) | 1988-05-26 |
Family
ID=17481361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270088A Pending JPS63123085A (en) | 1986-11-12 | 1986-11-12 | Memory input/output system for display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123085A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243686A (en) * | 1988-06-03 | 1990-02-14 | Allen Bradley Co Inc | Image processor |
| JPH02108165A (en) * | 1988-09-27 | 1990-04-20 | Allen Bradley Co Inc | Picture image storage device |
-
1986
- 1986-11-12 JP JP61270088A patent/JPS63123085A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243686A (en) * | 1988-06-03 | 1990-02-14 | Allen Bradley Co Inc | Image processor |
| JPH02108165A (en) * | 1988-09-27 | 1990-04-20 | Allen Bradley Co Inc | Picture image storage device |
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