JPS62219172A - Picture recording and reproducing device - Google Patents

Abstract

PURPOSE:To perform the read/write of a data in real time with an inexpensive and simple constitution, by using a so-called dural port memory as a picture memory, and synchronizing the timing of the read and the write. CONSTITUTION:A dual port memory 4 is equipped with a memory cell of m- number of rows and n-number of columns, and at the time of write with a paging mode, a data is written on a memory of one row by designating an i-th row address, and designating addresses of n-number of columns in order following the above. Next, the content of m-number of rows are written on the memory 4, by the same operation for respective row, such, as, (i+1)-th row, .... In such a case, the data of one row is the one of effective picture period in one horizontal scanning period, and m-number of rows make an information quantity of one field or frame. in a readout, by designating the address at an optional row asynchronizing with the write, the n-number of data on the row are transferred to a register in the inside of the memory, and by supplying n-number of clocks afterwards, the data is read out from the data at a forefront column to the output terminal of the memory.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像記録再生装置に関し、特に画像メモリ
を利用してディジタル画像信号を処理する装置に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image recording and reproducing device, and particularly to a device that processes a digital image signal using an image memory.

〔従来の技術〕[Conventional technology]

第４図はマイクロコンピュータなどで用いられるディジ
タル画像信号の処理回路の一構成例である。図において
、■は画像信号入力端子、２はＡ／Ｄ変換器、３は同期
分離回路、９は画像メモリ、６は特殊効果回路、５はメ
モリ９及び特殊効果回路６の制御回路、７はＤ／Ａ変換
器、８は同期加算回路、１０は画像信号出力端子である
。FIG. 4 shows an example of the configuration of a digital image signal processing circuit used in a microcomputer or the like. In the figure, ■ is an image signal input terminal, 2 is an A/D converter, 3 is a synchronization separation circuit, 9 is an image memory, 6 is a special effects circuit, 5 is a control circuit for the memory 9 and special effects circuit 6, and 7 is a control circuit for the memory 9 and special effects circuit 6. A D/A converter, 8 is a synchronous addition circuit, and 10 is an image signal output terminal.

第５図は上記画像メモリ９へのディジタル画像信号（以
下データと記す）の書き込みと読み出しのタイミング図
である。FIG. 5 is a timing chart for writing and reading digital image signals (hereinafter referred to as data) into the image memory 9.

次に動作について説明する。Next, the operation will be explained.

入力端子ｌに入力された画像信号はＡ／Ｄ変換器２にて
ディジタル信号に変換され、画像メモリ９に入力される
。また上記画像信号は同時に同期分離回路３に入力され
、該回路にて水平、垂直の同期信号の分離が行われる。The image signal input to the input terminal l is converted into a digital signal by the A/D converter 2 and input to the image memory 9. The image signals are simultaneously input to a synchronization separation circuit 3, where the horizontal and vertical synchronization signals are separated.

この同期信号は制御回路５へ入力され、該制御回路５は
この同期信号により動作を開始し、画像メモリ９の書き
込みアドレスを発生する。また読み出しに際しては、リ
アルタイムでデータを読み出す時には、書き込みアドレ
スと読み出しアドレスがアドレス切替器で切替られて交
互に出力される。この読み出しアドレスによってメモリ
９から出力されるデータは、特殊効果処理回路６に入力
され、ここでネガ・ポジ反転、ソラリゼーション１色相
反転、モザイク効果などの処理が施こされる。そしてこ
の処理後のデータはＤ／Ａ変換器７によりアナログ画像
信号に変換され、同期加算回路８で制御回路５から出力
された同期信号と加算されて画像信号出力端子１０に供
給される。This synchronization signal is input to the control circuit 5, which starts operating in response to this synchronization signal and generates a write address for the image memory 9. Further, when reading data in real time, the write address and the read address are switched by an address switcher and output alternately. The data output from the memory 9 according to this read address is input to the special effect processing circuit 6, where it is subjected to processing such as negative/positive inversion, solarization, single color phase inversion, and mosaic effect. The processed data is converted into an analog image signal by the D/A converter 7, added to the synchronous signal output from the control circuit 5 by the synchronous addition circuit 8, and supplied to the image signal output terminal 10.

次にメモリ９の制御に関して第５図のタイミング図を用
いて詳細に説明する。図中、Ｂ１はＡ／Ｄ変換器２のク
ロックであり、その周波数は標本化定理を満足する値で
ある（ここではｆｓ　（Ｈｚ）とする）。Ｂ２はＡ／Ｄ
変換器２の出力データであり、ＷＤｉはｉ番目のデータ
である。リアルタイムでデータをメモリ９に書き込み、
読み出しする場合、１／ｆ＋（秒）の期間に、メモリを
書き込み（Ｗｒｉｔｅ　）と読み出しくＲｅａｄ）の状
態にする必要があり、そのための制御信号が８３に示す
Ｒ／Ｗパルスである。このＲ／ＷパルスＢ３が”Ｌ”レ
ベルの時にメモリのアドレスはＲ／ＷアドレスＢ４が発
生し、ＡＷｉの番地（アドレス）にＷＤｉのデータが書
き込まれる。続いてＲ／Ｗパルスが“Ｈ“レベルとなる
とメモリのアドレスはＡＲｊが発生し、ＡＲｊの番地の
内容ＲＤｊ（図中Ｂ５参照）がメモリから出力される。Next, the control of the memory 9 will be explained in detail using the timing chart shown in FIG. In the figure, B1 is the clock of the A/D converter 2, and its frequency is a value that satisfies the sampling theorem (here, fs (Hz)). B2 is A/D
WDi is the output data of the converter 2, and WDi is the i-th data. Write data to memory 9 in real time,
In the case of reading, it is necessary to put the memory into the write (Write) and read (Read) states during a period of 1/f+ (seconds), and the control signal for this is the R/W pulse shown at 83. When this R/W pulse B3 is at the "L" level, an R/W address B4 is generated as a memory address, and the data of WDi is written to the address (address) of AWi. Subsequently, when the R/W pulse becomes "H" level, the memory address ARj is generated, and the content RDj (see B5 in the figure) of the address ARj is output from the memory.

このデータはＤ／Ａ変換器７のクロックＢ６の立上りエ
ツジにてＤ／Ａ変換されアナログ信号となる。This data is D/A converted into an analog signal at the rising edge of the clock B6 of the D/A converter 7.

以上のＲ／Ｗアドレスの制御はメモリの高速の処理であ
るページングモードについての説明であり、ＡＷｉ、Ａ
Ｒｊなどは列アドレスに相当する。The above R/W address control is an explanation of the paging mode, which is high-speed memory processing.
Rj, etc. correspond to column addresses.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このように、従来のメモリを用いると標本化の周期内に
書き込みと読み出し両方の制御を行う必要があり、使用
するメモリに高速で動作するものが必要とされる。また
、メモリの実速度を下げるためにデータを並列処理する
方式も種々考案されているが、このような方式によれば
並列処理のための回路やメモリの個数の増加につながる
。As described above, when using a conventional memory, it is necessary to control both writing and reading within the sampling period, and the memory used needs to operate at high speed. Furthermore, various methods have been devised to process data in parallel in order to reduce the actual speed of memory, but such methods lead to an increase in the number of circuits and memories for parallel processing.

以上のように、従来の装置では高速のメモリを使用する
か、データの並列処理回路が必要となり、装置が高価又
は複雑になるなどの問題があった。As described above, conventional devices require the use of high-speed memory or parallel data processing circuits, resulting in problems such as making the device expensive or complicated.

この発明は上記のような問題点を解消するためになされ
たもので、安価にかつ簡単な構成でリアルタイムでデー
タの書き込み、Ｖｔみ出しを行うことができる画像記録
再生装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and its purpose is to provide an image recording and reproducing device that can write data and perform Vt extraction in real time with an inexpensive and simple configuration. do.

ｃ問題点を解決するための手段〕 この発明に係る画像記録再生装置は、画像メモリにいわ
ゆるデュアルポートメモリを用いるとともに、害き込み
と読み出しのタイミングを同期させたものである。Means for Solving Problem c] The image recording and reproducing apparatus according to the present invention uses a so-called dual port memory as an image memory, and synchronizes the timing of input and readout.

〔作用〕[Effect]

この発明においては、画ｆ象メモリにデュアルポートメ
モリを使用しているから、データの読み出しは、書き込
み側の非書き込み期間内に１水平期間毎に１回行アドレ
スを発生するだけで当該１行分のデータがメモリ内部の
レジスタに転送され、書き込みの処理は標本化クロック
の周期と同じ時間で行なうことができ、高速のメモリを
使用することなく、あるいはデータの並列処理回路等を
設けることなくリアルタイムでデータの書き込み。In this invention, since a dual port memory is used as the image memory, data can be read by simply generating a row address once every horizontal period during the non-writing period on the writing side. minutes of data is transferred to a register inside the memory, and the writing process can be performed in the same time as the sampling clock cycle, without using high-speed memory or providing a data parallel processing circuit. Write data in real time.

読み出しが行える。Can be read.

〔実施例〕〔Example〕

以下、本発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図において、第４図と同一符号は同一部分を示す。In FIG. 1, the same reference numerals as in FIG. 4 indicate the same parts.

４は画像メモリで、デュルポートメモリを使用したもの
である。５はこのデュアルポートメモリの書き込み、読
み出しを制御するメモリ制御回路である。4 is an image memory that uses Dullport memory. 5 is a memory control circuit that controls writing and reading of this dual port memory.

第２図は１水平走査期間のメモリの動作を示すタイミン
グチャートであり、第３図はＮＴＳＣテレビジョン信号
の１水平走査期間を図示したものである。第３図におい
てＴｅば水平走査期間の有効画像期間を表わす。FIG. 2 is a timing chart showing the operation of the memory during one horizontal scanning period, and FIG. 3 is a timing chart showing one horizontal scanning period of an NTSC television signal. In FIG. 3, Te represents the effective image period of the horizontal scanning period.

次に動作について説明する。Next, the operation will be explained.

まず最初に、デュアルポートメモリの特徴である非同期
の読み出し動作の説明を行う。メモリ４はｍ行×ｎ列の
記憶素子を有しており、ページングモードで書き込みを
行なう際には、最初にｉ行目のアドレスを指定し、続け
てｎ列分のアドレスを順次指定することによって１行分
のメモリにデータが書き込まれる。次に（ｉ＋１）行目
、・・・・・・というように各行について同様の動作に
よってｍ行分の内容がメモリ４に書き込まれる。ここで
、１行分のデータは１水平走査期間の有効画像期間（第
３図のＴｅに相当する）分のデータであり、ｍ行で１フ
イールドあるいはフレームの情報量となる。読み出しは
、書き込みと非同期で任意の行のアドレスを指定すると
、その行のｎ個のデータがメモリ内部のレジスタに転送
される。その後ｎ個のクロックを供給すれば順次先頭の
列のデータからメモリの出力端子に読み出される。なお
、読み出し行アドレスを指定するのに要する期間（略１
μｓｅｃ　）は書き込みの処理を停止しなければならな
い。First, we will explain the asynchronous read operation, which is a feature of dual-port memory. The memory 4 has memory elements of m rows and n columns, and when writing in paging mode, first specify the address of the i-th row, and then sequentially specify the addresses of the n columns. The data is written to one row of memory. Next, the contents of m lines are written into the memory 4 by the same operation for each line (i+1)th line, etc. Here, one row of data is data for an effective image period (corresponding to Te in FIG. 3) of one horizontal scanning period, and m rows corresponds to the information amount of one field or frame. Reading is asynchronous with writing, and when an address of an arbitrary row is specified, n pieces of data in that row are transferred to a register inside the memory. Thereafter, by supplying n clocks, data is sequentially read out to the output terminal of the memory starting from the first column. Note that the period required to specify the readout row address (approximately 1
μsec) must stop the write process.

次に第２図によりメモリへのデータの書き込みタイミン
グについて説明する。２人は行アドレスを指定するため
の信号（ＲＡＳ）で、２Ｂは列アドレス指定信号（ＣＡ
Ｓ）　、２Ｃはアドレス信号である。これらの信号につ
いて第３図のＴｅ期間の始めと終りの位置を拡大して表
示している。Next, the timing of writing data into the memory will be explained with reference to FIG. 2 is a signal (RAS) for specifying a row address, and 2B is a column address specification signal (CA).
S), 2C are address signals. The positions of the beginning and end of the Te period in FIG. 3 are enlarged and displayed for these signals.

ＲＡＳ　（２Ａ）信号の立下りエツジ（ｔ）にて行アド
レスｉを指定し、以後の列アドレスは全てｉ行目の該列
アドレスの番地にデータが記録される。ＲＡＳで行アド
レス指定の後、ＣＡＳ　（２Ｂ）信号をｎ個分発生させ
、同時に列アドレス０〜（ｎ−１）をカウンタ等（図示
せず）によって発生させる。そして上記ＣＡＳ信号の立
下りエツジ（Ｌ）にて列アドレスが読み込まれ、該当す
る番地にデータが書き込まれる。A row address i is specified at the falling edge (t) of the RAS (2A) signal, and data is recorded in all subsequent column addresses at the i-th column address. After specifying a row address by RAS, n CAS (2B) signals are generated, and at the same time column addresses 0 to (n-1) are generated by a counter or the like (not shown). Then, the column address is read at the falling edge (L) of the CAS signal, and data is written to the corresponding address.

次に読み出しのアドレス指定方法について説明する。上
記に述べた様に、読み出し行アドレスを指定するのに要
する期間は書き込み処理を停止しなければならないので
、読み出しを書き込みの同期信号に同期させておき、読
み出しの処理を第３図のＴｄ期間（非書き込み期間）に
行う。この処理は第２図の２Ｄ、２Ｅ、２Ｆに示すよう
に、ＲＡＳとＣＡＳにより１回だけ行アドレスと列アド
レスとを指定することで可能であり、図ではに行目のｎ
個のデータがレジスタに転送される。その後読み出し側
のタイミング（有効期間）でレジスタから順次データを
出力する。Next, a method of specifying a read address will be explained. As mentioned above, the write process must be stopped during the period required to specify the read row address, so the read process is synchronized with the write synchronization signal and the read process is performed during the Td period shown in Figure 3. (during non-writing period). This process is possible by specifying the row address and column address only once using RAS and CAS, as shown in 2D, 2E, and 2F in FIG.
data are transferred to registers. Thereafter, data is sequentially output from the register at the read timing (valid period).

このようにデータのメモリへの書き込み動作は、入力さ
れる画像１６号の有効期間（第３図Ｔｅ）にのみ行い、
非有効期間（第３図Ｔｄ）にて読み出しのアドレスを指
定することで書き込み側の処理。In this way, the data write operation to the memory is performed only during the valid period of the input image No. 16 (Te in Fig. 3).
Write-side processing is performed by specifying the read address during the non-valid period (Td in Figure 3).

及び処理速度に何ら影響を及ぼさずにリアルタイムの書
き込み／　Ｆａみ出しの処理を行うことができる。しか
も書込みの速度は標本化の周期と同じにできる。It is also possible to perform real-time writing/Fa extraction processing without any effect on processing speed. Moreover, the writing speed can be made the same as the sampling period.

このようにして書き込み及び読み出されるデータは特殊
効果回路６でデータの極性判定によるネガ・ポジ反転、
あるいは輝度信号レベルを圧縮することによるソラリゼ
ーション（絵画の様な画像として表示すること）や、色
相反転、モザイク効果などの処理を受けてＤ／Ａ変換器
７によりアナログ画像信号に変換され同期加算回路８に
て制御回路５からの出力同期信号と加算され画像信号出
力端子１０に供給される。The data written and read in this way is inverted/inverted by the special effect circuit 6 by determining the polarity of the data.
Alternatively, it undergoes processing such as solarization (displaying as a painting-like image) by compressing the luminance signal level, color inversion, mosaic effect, etc., and is converted into an analog image signal by the D/A converter 7, which is then processed by the synchronous addition circuit. At 8, the signal is added to the output synchronization signal from the control circuit 5 and is supplied to the image signal output terminal 10.

このような本実施例によれば、画像メモリとしてデュア
ルポートメモリを使用し、その書き込みと読み出しを同
期させ、読み出しアドレスの指定を非書き込み期間内に
行うようにしたので、安価な構成でデータの書き込み、
読み出しをリアルタイムで実現できる。According to this embodiment, a dual port memory is used as the image memory, writing and reading thereof are synchronized, and the reading address is specified within the non-writing period, so data can be read with an inexpensive configuration. write,
Readout can be achieved in real time.

なお、上記実施例ではデータの書き込み／Ｖｔみ出しを
リアルタイムで行ういわゆるバッファの役割をメモリに
させたものについて示したが、本発明はタイムシフト機
能を有する静止画再生の場合にも通用でき、また入力信
号そのもののタイムベースのゆらぎを補正するような場
合にも同様に通用することができる。In the above embodiment, a memory is used to perform data writing/Vt extraction in real time as a so-called buffer, but the present invention can also be applied to still image playback with a time shift function. Furthermore, it can be similarly applied to cases where fluctuations in the time base of the input signal itself are to be corrected.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、画像メモリにデュア
ルポートメモリを使用したので、書き込みと読み出しを
同期化させ、読み出しアドレスの指定を画像信号の非有
効期間で行うようにすれば、高速のメモリを使用するこ
とな（、あるいはデータを並列処理するための付加回路
等を設けることなくリアルタイムでデータの書き込み、
読み出しを行うことができる効果がある。As described above, according to the present invention, since a dual port memory is used as the image memory, writing and reading can be synchronized and the reading address can be specified during the non-valid period of the image signal. Write data in real time without using memory (or without adding additional circuits to process data in parallel).
This has the advantage that reading can be performed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例による画像記録再生装置のブ
ロック構成図、第２図はその動作を説明するためのタイ
ミングチャート図、第３図はテレビジョン信号の１水平
走査期間を示す図、第４図は従来の画像記録再生装置の
ブロック構成図、第５図はその動作を説明するためのタ
イミングチャート図である。 ２・・・Ａ／Ｄ変換器、４・・・デュアルポートメモリ
、５・・・メモリ制御回路、７・・・Ｄ／Ａ変換器。 なお図中同一符号は同−又は相当部分を示す。FIG. 1 is a block diagram of an image recording and reproducing apparatus according to an embodiment of the present invention, FIG. 2 is a timing chart for explaining its operation, and FIG. 3 is a diagram showing one horizontal scanning period of a television signal. , FIG. 4 is a block diagram of a conventional image recording/reproducing apparatus, and FIG. 5 is a timing chart for explaining its operation. 2... A/D converter, 4... Dual port memory, 5... Memory control circuit, 7... D/A converter. Note that the same reference numerals in the figures indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] （１）画像信号をディジタル信号に変換するＡ／Ｄ変換
手段と、 このディジタル画像信号を記憶する画像メモリと、 該画像メモリに上記ディジタル信号を書き込み、又はリ
アルタイムであるいはタイムシフトさせてディジタル信
号を読み出すためのメモリ制御手段と、 上記読み出されたディジタル信号をアナログ信号に変換
するＤ／Ａ変換手段とを備えた画像記録再生装置におい
て、 上記画像メモリとしてデュアルポートメモリを使用した
ことを特徴とする画像記録再生装置。(1) A/D conversion means for converting an image signal into a digital signal; an image memory for storing the digital image signal; and writing the digital signal into the image memory or converting the digital signal in real time or by time-shifting. An image recording and reproducing apparatus comprising a memory control means for reading and a D/A conversion means for converting the read digital signal into an analog signal, characterized in that a dual port memory is used as the image memory. Image recording and reproducing device.