JPS63121975A - Information processor - Google Patents
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- JPS63121975A JPS63121975A JP61266657A JP26665786A JPS63121975A JP S63121975 A JPS63121975 A JP S63121975A JP 61266657 A JP61266657 A JP 61266657A JP 26665786 A JP26665786 A JP 26665786A JP S63121975 A JPS63121975 A JP S63121975A
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に緩衝記憶手段に記憶
されている有効データの無効化処理の回数を減らすこと
を可能とした情報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and more particularly to an information processing device that makes it possible to reduce the number of times invalidation processing is performed on valid data stored in a buffer storage means. .
従来、この種の情報処理装置に於ける緩衝記憶手段の無
効化処理は、ベクトル処理手段からのストア要求によっ
て主記憶手段上のデータが書き換えらnることで、その
データの写しをブロック単位で持っている緩衝記憶手段
のデータが無効になってしまう場合がある為、後続のス
カラロード要求に対して緩衝記憶手段としてのデータの
保障を行なう為になされる。Conventionally, the invalidation processing of the buffer storage means in this type of information processing device involves rewriting data on the main storage means in response to a store request from the vector processing means, and copying the data in blocks. Since the data in the buffer storage means may become invalid, this is done to guarantee the data in the buffer storage means against subsequent scalar load requests.
実際には無効化処理は、ベクトルストア要求を受付けた
ら緩衝記憶手段のデータをすべて無効にしてしまう様な
制御方式や、ベクトルストア要求時にベクトルストア開
始アドレスの)、ベクトルストア要素間距離(D)及び
ベクトルストア要素数[有])等の情報からベクトルス
トア領域(B−B+DL)を作成保持し、更に無効化ア
ドレス作成回路で無効化アドレス(B 、 B+D 、
B+2D・・・B+LD)を作成し。In reality, invalidation processing involves a control method that invalidates all data in the buffer storage means when a vector store request is received, a vector store start address (at the time of a vector store request), a distance between vector store elements (D), etc. A vector store area (B-B+DL) is created and held from information such as the number of vector store elements (B, B+D,
B+2D...B+LD).
それぞれを用いてブロック単位に無効化処理を行ない、
その処理が終了するまでの間、後続のスカラロードに対
するデータを保障する為に、保持しているベクトルスト
ア領域内へのアクセスの場合に、その要求を主記憶手段
への直接要求として処理を行なったりしていた。Use each to perform invalidation processing block by block,
Until the processing is completed, in order to guarantee the data for subsequent scalar loads, when accessing the retained vector store area, the request is processed as a direct request to the main storage means. I was doing a lot of things.
゛〔発明が解決しようとする問題点〕
上述した従来の無効化処理方式では、緩衝記憶手段がデ
ータをブロックアドレス単位で記憶制御し
多dくいる為に、無効化制御にはアドレス情報のすべて
が用いられることがなく、ある一部が使われる。例えば
、ブロック内アドレスtビット、ブロックアドレスmピ
クトの緩衝記憶手段で、ベクトルストア要素間距離(D
)が2nの値であった場合。[Problems to be Solved by the Invention] In the conventional invalidation processing method described above, since the buffer storage means stores and controls data in block address units, it is necessary to store all address information in the invalidation control. is never used, and only a certain part of it is used. For example, in a buffer storage means of t bits of address in a block and m picts of block address, the distance between vector store elements (D
) is the value of 2n.
ストア要素は2t+rn−n個含まれ 2 L+m−n
回の無効化処理によって再び1回目のブロックアドレス
に戻ることになる。これはDの値が大きくベクトルスト
ア要庫数建)の値が大きいほど同一ブロックアドレスの
無“効化処理回数が増えることを意味している。Contains 2t+rn-n store elements 2 L+m-n
The second invalidation process returns to the first block address again. This means that the larger the value of D and the larger the value of vector store storage (number of vector stores), the more the number of invalidation processes for the same block address increases.
その時は、折角作成した無効化アドレスを用いて無効化
処理を1つ1つ実行しても、無効化アドレスの一部で示
されるブロックアドレスが同じである為に、同一ブロッ
クの無効化処理が繰り返され、無効化処理に無駄な時間
がかかったり、後続要求の処理が遅くなってしまう問題
点がある。In that case, even if you execute the invalidation process one by one using the invalidation address that you have taken the pains to create, the block addresses indicated by part of the invalidation address are the same, so the invalidation process for the same block is There are problems in that the invalidation process is repeated, resulting in wasted time and slowing down the processing of subsequent requests.
本発明は従来のもののこめような問題点を解決し、無効
化処理の回数を減らし、無効化処理を速く終了させるこ
とを可能にし、更に後続要求の処理を速くすることがで
きる情報処理装置を提供するものである。The present invention solves the serious problems of the conventional ones, and provides an information processing apparatus that can reduce the number of invalidation processes, quickly complete the invalidation process, and further speed up the processing of subsequent requests. This is what we provide.
本発明の情報処理装置は、スカラ要求を処理するスカラ
処理手段と、ベクトル要求を処理するベクトル処理手段
と、前記スカラ処理手段及び前記ベクトル処理手段にそ
れぞれスカラ要求及びベクトル要求を発行する要求発行
手段と、前記スカラ処理手段及び前記ベクトル処理手段
とデータの授受を行なう主記憶手段と、該主記憶手段と
前記スカラ処理手段の間にあって前記主記憶手段にある
データの一部の写しをブロック単位で記憶し該ブロック
のブロックアドレスと有効を表示する有効ビットを持つ
記憶容量Mの緩衝記憶手段と、前記要求発行手段からの
ベクトルストア要求に応答して前記ベクトルストア要求
と共に送られて来るベクトルストア要素数■及びベクト
ルストア要素間距離(D)を含むベクトルストアアドレ
ス情報を保持するアドレス情報保持手段と、前記アドレ
ス情報保持手段から供給されるベクトルストアアドレス
情報をもとに前記緩衝記憶手段に記憶されている有効ビ
ットを無効にする無効化処理の為の複数の無効化アドレ
スを作成し該無効化アドレスに基づき無効化処理を行な
う無効化処理手段と、前記アドレス情報保持手段に記憶
されているベクトルストア要素間距離の)がD=2”
(D :整数)であることを検出する2n検出回路、前
記緩衝記憶手段の記憶容量Mをベクトルストア要素間距
離(D)で除算を行なう除メ回路、該除算回路から出力
される出力結果(M/I))とベクトルストア要素数℃
)とを比較出力結果によって前記無効化処理手段に送る
ベクトルストア要素数を決定する選択回路、〆から成る
要求発行手段とを含んで構成される。The information processing apparatus of the present invention includes a scalar processing means for processing a scalar request, a vector processing means for processing a vector request, and a request issuing means for issuing a scalar request and a vector request to the scalar processing means and the vector processing means, respectively. , a main memory means for exchanging data with the scalar processing means and the vector processing means, and a copy of part of the data in the main memory means located between the main memory means and the scalar processing means in units of blocks. a buffer storage means having a storage capacity M having a valid bit for storing the block address and validity of the block; and a vector store element sent together with the vector store request in response to the vector store request from the request issuing means. address information holding means for holding vector store address information including a number 1 and a distance (D) between vector store elements; and vector store address information supplied from the address information holding means to be stored in the buffer storage means. an invalidation processing means for creating a plurality of invalidation addresses for invalidation processing to invalidate valid bits in the address information and performing invalidation processing based on the invalidation addresses; and a vector stored in the address information holding means. ) of the distance between store elements is D=2”
(D: an integer), a division circuit that divides the storage capacity M of the buffer storage means by the distance between vector store elements (D), and an output result (D) output from the division circuit. M/I)) and the number of vector store elements ℃
) and a request issuing means consisting of a selection circuit for determining the number of vector store elements to be sent to the invalidation processing means based on the comparison output result, and a request issuing means.
次に本発明について図面を参照して説明する0第1図は
2本発明の一実施例の構成図であり。Next, the present invention will be explained with reference to the drawings. Fig. 1 is a block diagram of an embodiment of the present invention.
第2図は、その一部の詳細図である。FIG. 2 is a detailed diagram of a part thereof.
まず第1図を用いて動作の概略を説明する。通常、要求
発行手段6から発行されたスカラ要求は。First, the outline of the operation will be explained using FIG. Normally, the scalar request issued by the request issuing means 6 is.
スカラ要求情報線601を介してスカラ処理手段7へ送
られ、スカラ要求がストア要求の時は、制御手段9及び
主記憶制御情報線901を介して。It is sent to the scalar processing means 7 via the scalar request information line 601, and via the control means 9 and the main memory control information line 901 when the scalar request is a store request.
主記憶手段4に対してデータのストア動作が行なわれる
。又、スカラ要求がロード要求であったならば、制御手
段9から緩衝記憶制御情報線902を介して緩衝記憶手
段5に対してロードアクセスが行なわれ、緩衝記憶手段
5にデータが存在すれば緩衝記憶データ線501を介し
てロードデータをスカラ処理手段7に返し、データが存
在しなければ制御手段9から主記憶制御情報線901を
介して主記憶手段4に対してロードアクセスが行なわれ
、そのロードデータを主記憶データ線401に
を介して緩衝記憶手段5磨、登録し、再び緩衝記憶手段
5に対してロードアクセスを行ない、読み出したデータ
を緩衝記憶データR50°1を介してスカ、う処理手段
7に返す。A data store operation is performed on the main storage means 4. Further, if the scalar request is a load request, a load access is performed from the control means 9 to the buffer storage means 5 via the buffer storage control information line 902, and if data exists in the buffer storage means 5, the buffer storage means 5 is loaded. The load data is returned to the scalar processing means 7 via the storage data line 501, and if the data does not exist, a load access is performed from the control means 9 to the main memory means 4 via the main memory control information line 901. The load data is stored in the buffer memory means 5 via the main memory data line 401, and the buffer memory means 5 is loaded again, and the read data is scanned and written via the buffer memory data R50°1. It is returned to the processing means 7.
更に、スカラロードが主記憶手段4に対するものであっ
た場合には、ロードデータは主記憶データ線403を介
して直接スカラ処理手段7に返し。Furthermore, if the scalar load is to the main memory means 4, the load data is directly returned to the scalar processing means 7 via the main memory data line 403.
一方のベクトル処理手段8からのベクトル要求は制御手
段9を介して主記憶手段4を直接アクセスし、ロードデ
ータは主記憶データ線402を介してベクトル処理手段
に返す。A vector request from one vector processing means 8 directly accesses the main memory means 4 via the control means 9, and load data is returned to the vector processing means via the main memory data line 402.
次に2通常の緩衝記憶手段5の無効化処理について説明
する。緩衝記憶手段5に主記憶手段4にあるデータの一
部の写しがブロック単位で存在する状態で、要求発行手
段6から主記憶手段4上へのストア要求があると、ベク
トル要求情報線602゜ベクトル処理手段8及びベクト
ル要求情報線802を介して制御手段9ヘスドア要求が
出され、主記憶制御情報線901を介してその要求が実
行される。Next, the invalidation process of the second normal buffer storage means 5 will be explained. When a store request is made from the request issuing means 6 to the main memory means 4 in a state where a copy of a part of the data in the main memory means 4 exists in the buffer memory means 5 in block units, the vector request information line 602° A request to the control means 9 is issued via the vector processing means 8 and the vector request information line 802, and the request is executed via the main memory control information line 901.
これによって主記憶手段4のデータが書き換えられたこ
とになり、緩衝記憶手段5のデータの内容を保障する必
要が出てくる。その為、ベクトル処理手段8からベクト
ルストア情報線801を介してベクトルストア開始アド
レス(B)、ベクトルストア要素間距離(D)及びベク
トルストア要素数匹)をアドレス情報保持手段1に保持
するとともに、ベクトルストア開始アドレス線101.
ベクトルストア要素数線103,201.ベクトルスト
ア要素間距離線102を介して無効化処理手段3にそれ
らの情報を送ることによって、無効化処理手段3に於い
て無効化アドレス(B 、 B+D 、 B+2D・・
・B+LD)を作成し、無効化処理線301を介して緩
衝記憶手段5の無効化処理を行なう。This means that the data in the main storage means 4 has been rewritten, and it becomes necessary to ensure the contents of the data in the buffer storage means 5. Therefore, the vector store start address (B), the distance between vector store elements (D), and the number of vector store elements) are stored in the address information holding means 1 from the vector processing means 8 via the vector store information line 801. Vector store start address line 101.
Vector store element number lines 103, 201. By sending the information to the invalidation processing means 3 via the vector store inter-element distance line 102, the invalidation processing means 3 determines the invalidation addresses (B, B+D, B+2D, . . .
・B+LD) is created, and the buffer storage means 5 is invalidated via the invalidation processing line 301.
これが基本動作であるが9本発明の特徴はベクトルスト
ア要求に伴なって送られて来るベクトルストア要素間距
離の)がzn(nは整数)で表わされ。This is the basic operation, but the feature of the present invention is that the distance between vector store elements sent with a vector store request is expressed by zn (n is an integer).
且つ、緩衝記憶手段5の記憶容量MとDとペクト、M
ルストア要素数(6)との関係か五(L、の場合に、L
を■に減少させる縮退機能を持つことであシ、その説明
を第3図及び第2図を参照して説明する。In addition, if the relationship between the storage capacity M and D of the buffer storage means 5 and the number of store elements (6) is 5 (L), then L
This is achieved by having a degeneracy function that reduces the value to ■, which will be explained with reference to FIGS. 3 and 2.
第3図に示す様に、ブロックサイズ2L[:B〕、ブロ
ック数2n (個〕の緩衝記憶手段5があった時に。As shown in FIG. 3, when there is a buffer storage means 5 with block size 2L[:B] and number of blocks 2n.
ベクトルストア要素間距離(6)がD=2nであったと
すると、この緩衝記憶手段5に対する無効化処理に必要
なブロックアドレスは2L−1−m−n(個〕あれば良
い。これは緩衝記憶手段5へのデータの登録がアドレス
の一部を使って行なわれている為であって。Assuming that the distance between vector store elements (6) is D=2n, the number of block addresses necessary for invalidation processing for this buffer storage means 5 is 2L-1-m-n. This is because data is registered in the means 5 using a part of the address.
上記の様にDが2nで表わされると、必ず(2Z+m−
n+1)個目のベクトルストアアドレスの示すブロック
アドレスと1個目のベクトルストアアドレスの示すブロ
ックアドレスとは同じになる。When D is expressed as 2n as above, it is always (2Z+m-
The block address indicated by the n+1)th vector store address and the block address indicated by the first vector store address are the same.
本発明はこの点に注目して、ベクトルストア要素数■の
削減(縮退)を行なうものである。The present invention focuses on this point and reduces (degenerates) the number of vector store elements.
例えば、ベクトル要素数幅)がL(個)あると2通常の
無効化処理はL(個)の無効化アドレスが作られ、L回
の無効化処理、が行なわれるが、この時。For example, if the number of vector elements (width) is L (number of vector elements), then in normal invalidation processing, L (numbers) of invalidation addresses are created and invalidation processing is performed L times.
ベクトルストア要素間距離が2nで表わされてAたなら
ば、ベクトルストアによって示されるブロック7 ”
’ スtri 2””−n(個) テア’) + 2”
””−” 回O無効化処理で良いはずである。If the distance between vector store elements is represented by 2n and A, then the block 7 indicated by the vector store
'stri 2""-n (pieces) tear') + 2"
""-" O invalidation processing should be sufficient.
そこで、要素数幅)と、要素間距離が2nで表わさt+
m−n
れた時の無効化処理回数2 とを比較し。Therefore, the number of elements (width) and the distance between elements are expressed as 2n, t+
Compare the number of invalidation processing times 2 when m−n is reached.
L > 27”m−nが成り立ったならば、要素数(匂
をL個から2A+m−n個に差し替えることによって、
ベクトル要素数幅)の縮退を実現させようとするもので
ある。If L > 27”m-n holds true, the number of elements (by replacing L with 2A+m-n,
The purpose of this is to realize degeneracy of the number of vector elements (width of the number of vector elements).
次に、第2図について本発明の詳細な説明する。Next, the present invention will be described in detail with reference to FIG.
アドレス情報保持手段1にあるベクトルストア開始アド
レスを保持しているBレジスタ11と、ベクトルストア
要素間距離を保持するDレジスタ12と、ベクトルスト
ア要素数を保持するLレジスタ13の内容は無効化処理
手段3にあるBレジスタ31、Dレジスタ32.Lレジ
スタ33にそれぞれ送られ、そこでベクトルストアアド
レスが作成され、無効化処理が行なわれるが、この時D
レジスタ12の内容をベクトル要素間距離線102を介
して要素数縮退手段2にある2n検出回路21及び除算
回路22に送り、Dレジスター2の内容が2nであった
ら 2n検出回路21から情報線202を介して検出信
号゛1#を出力し、除算回路22からは緩衝記憶手段5
の記憶容量M(=2Z+町をDレジスタの内容で割算し
、結果を情報線203を介して除算結果を出力する。The contents of the B register 11 that holds the vector store start address in the address information holding means 1, the D register 12 that holds the distance between vector store elements, and the L register 13 that holds the number of vector store elements are invalidated. B register 31, D register 32 in means 3. Each is sent to the L register 33, where a vector store address is created and invalidation processing is performed.
The contents of the register 12 are sent to the 2n detection circuit 21 and the division circuit 22 in the element number reduction means 2 via the vector element distance line 102, and if the contents of the D register 2 are 2n, the information line 202 is sent from the 2n detection circuit 21. The division circuit 22 outputs the detection signal "1#" through the buffer storage means 5.
The storage capacity M (=2Z+machi) is divided by the contents of the D register, and the division result is outputted via the information line 203.
次に比較回路23で除算回路22の出力結果とLレジス
ター3との内容を比較し M < Lが成り立った場合
に結果出力″1″を情報線204を介して出力する。選
択回路25はLレジスター3の内容と除算回路22の内
容とをそれぞれベクトルストア要素数103及び情報線
203を介して受は取シ、前述の情報線202及び2′
04からの出力結果がそれぞれDレジスタの内容が2n
であったことを示し M < Lが成シ立ったことを示
した場合り
に、A卸グート24から選択信号線206を介して除算
回路22の内容を選択し、その値をベクトルストア要素
数建)としてベクトルストア要素数線201を介してL
レジスタ33へ送る。逆にANDダート24でアンドが
取れなかった場合には、Lレジスタ13の内容をそのま
まLレジスタ33へ送る。このようにすることにより、
ベクトルストア要素数の削減(縮退)動作が可能になり
、無効化処理手段3でBレジスタ31.Dレジスタ32
゜Lレジスタ33の内容を基にベクトルストアアドレス
が作成され無効化処理が行なわれる。Next, the comparison circuit 23 compares the output result of the division circuit 22 and the contents of the L register 3, and outputs a result output "1" via the information line 204 if M<L holds true. The selection circuit 25 receives the contents of the L register 3 and the contents of the division circuit 22 via the vector store element count 103 and the information line 203, respectively.
The contents of the D register are 2n for each output result from 04.
If it shows that M < L holds true, the contents of the division circuit 22 are selected from the A wholesaler 24 via the selection signal line 206, and the value is assigned to the number of vector store elements. L through the vector store element number line 201 as
Send to register 33. Conversely, if the AND dart 24 fails to obtain an AND, the contents of the L register 13 are sent as they are to the L register 33. By doing this,
It becomes possible to reduce (degenerate) the number of vector store elements, and the invalidation processing means 3 stores the B register 31. D register 32
A vector store address is created based on the contents of the L register 33, and invalidation processing is performed.
本発明はベクトルストア要素数の縮退に特徴があるので
2以上の説明は無効化処理方式としてベクトルストアア
ドレスが示す緩衝記憶手段5のブロックはすべて無効化
される場合について行ったが。Since the present invention is characterized by the degeneracy of the number of vector store elements, the above description has been made for the case where all blocks in the buffer storage means 5 indicated by the vector store address are invalidated as an invalidation processing method.
その他の無効化処理方式にも本発明が適用されることは
明らかである。It is clear that the present invention is applicable to other invalidation processing methods.
以上説明したように2本発明はベクトルストア要素間距
離の)が2nであって緩衝記憶手段5の記憶容量Mとベ
クトルストア要素数(6)とDとの関係がトルストア要
素数(6)を石に差替え、要素数を減らすことによって
無効化処理の回数を減らし、無効化処理を速く終了させ
ることを可能にし、さらに後続要求の処理を速くするこ
とができるという効果がある。As explained above, in the present invention, the distance between vector store elements () is 2n, and the relationship between the storage capacity M of the buffer storage means 5, the number of vector store elements (6), and D is the same as the number of vector store elements (6). By replacing it with a stone and reducing the number of elements, the number of invalidation processes can be reduced, the invalidation process can be completed quickly, and subsequent requests can be processed more quickly.
第1図は本発明の一実施例の構成図、第2図はその一部
詳細図、第3図は緩衝記憶手段の説明図である。
記号の説明:1はアドレス情報保持手段、2は要素数縮
退手段、3は無効化処理手段、4は主記憶手段、5は緩
衝記憶手段、6は要求発行手段。
7はスカラ処理手段、8はベクトル処理手段、9は制御
手段、21ば2n検出回路、22は除算回路。
23は比較回路、24はANDダート、25は選択回路
をそれぞれあられしている。
第1図
第3図
M=2’x2!”−2”(BJFIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a partially detailed diagram thereof, and FIG. 3 is an explanatory diagram of buffer storage means. Explanation of symbols: 1 is address information holding means, 2 is element number reduction means, 3 is invalidation processing means, 4 is main storage means, 5 is buffer storage means, 6 is request issuing means. 7 is a scalar processing means, 8 is a vector processing means, 9 is a control means, 21 is a 2n detection circuit, and 22 is a division circuit. 23 is a comparison circuit, 24 is an AND dart, and 25 is a selection circuit. Figure 1 Figure 3 M=2'x2! “-2” (BJ
Claims (1)
要求を処理するベクトル処理手段と、前記スカラ処理手
段及び前記ベクトル処理手段にスカラ要求及びベクトル
要求をそれぞれ発行する要求発行手段と、前記スカラ処
理手段及び前記ベクトル処理手段とデータの授受を行な
う主記憶手段と、該主記憶手段と前記スカラ処理手段の
間にあって前記主記憶手段にあるデータの一部の写しを
ブロック単位で記憶し該ブロックのブロックアドレスと
有効を表示する有効ビットを持つ記憶容量Mの緩衝記憶
手段と、前記要求発行手段からのベクトルストア要求に
応答して前記ベクトルストア要求と共に送られて来るベ
クトルストア要素数(L)及びベクトルストア要素間距
離(D)を含むベクトルストアアドレス情報を保持する
アドレス情報保持手段と、前記アドレス情報保持手段か
ら供給されるベクトルストアアドレス情報をもとに前記
緩衝記憶手段に記憶されている有効ビットを無効にする
無効化処理の為の複数の無効化アドレスを作成し該無効
化アドレスに基づき無効化処理を行なう無効化処理手段
と、前記アドレス情報保持手段に記憶されているベクト
ルストア要素間距離(D)がD=2^n(D:整数)で
あることを検出する2^n検出回路、前記緩衝記憶手段
の記憶容量Mをベクトルストア要素間距離(D)で除算
を行なう除算回路、該除算回路から出力される出力結果
とベクトルストア要素数(L)とを比較する比較回路及
び前記2^n検出回路と前記比較回路の出力結果によっ
て前記無効化処理手段に送るベクトルストア要素数を決
定する選択回路から成る要素数縮退手段とを含むことを
特徴とする情報処理装置。1. A scalar processing means for processing a scalar request, a vector processing means for processing a vector request, a request issuing means for issuing a scalar request and a vector request to the scalar processing means and the vector processing means, respectively, and the scalar processing means and a main memory means for exchanging data with the vector processing means, and a main memory means located between the main memory means and the scalar processing means, storing a copy of a part of the data in the main memory means in units of blocks, and a block of the block. a buffer storage means with a storage capacity M having a valid bit indicating an address and validity, and a vector store element number (L) and a vector sent together with the vector store request in response to the vector store request from the request issuing means. address information holding means for holding vector store address information including a distance (D) between store elements; and valid bits stored in the buffer storage means based on the vector store address information supplied from the address information holding means; an invalidation processing means that creates a plurality of invalidation addresses for invalidation processing to invalidate and performs invalidation processing based on the invalidation addresses; and a distance between vector store elements stored in the address information holding means. (D) is a 2^n detection circuit that detects that D=2^n (D: integer); a division circuit that divides the storage capacity M of the buffer storage means by the distance between vector store elements (D); A comparison circuit that compares the output result output from the division circuit with the number of vector store elements (L), and the output results of the 2^n detection circuit and the comparison circuit to determine the number of vector store elements to be sent to the invalidation processing means. An information processing device comprising: element number reduction means comprising a selection circuit for determining the number of elements.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61266657A JPS63121975A (en) | 1986-11-11 | 1986-11-11 | Information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61266657A JPS63121975A (en) | 1986-11-11 | 1986-11-11 | Information processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63121975A true JPS63121975A (en) | 1988-05-26 |
Family
ID=17433873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61266657A Pending JPS63121975A (en) | 1986-11-11 | 1986-11-11 | Information processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63121975A (en) |
-
1986
- 1986-11-11 JP JP61266657A patent/JPS63121975A/en active Pending
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