JPS631174A - Video memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ライトアドレス（書き込みアドレス）発生回
路から供給されるライトアドレスに従って画像情報を書
き込まれ、リードアドレス（読出しアドレス）発生回路
から供給されるリードアドレスに従って画像情報を読み
出されるビデオメモリに関するものであり、更に詳しく
は、書き込み、続出しの結果として、任意所望の画像情
報処理が行われるようにしたビデオメモリ （画像メモ
リ）に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a method in which image information is written in accordance with a write address supplied from a write address generation circuit, and image information is written in accordance with a write address supplied from a read address generation circuit. The present invention relates to a video memory in which image information is read out according to a read address, and more specifically, it relates to a video memory (image memory) in which arbitrary desired image information processing is performed as a result of writing and continuous reading. .
デジタル映像機器において、ラインメモリ （ラインは
１水平走査線を意味するので、１水平走査線分の画像信
号を記憶するに足るメモリを云う）は、ノンインターレ
ース走査、くシ形フィルタ等の画像信号処理回路におい
て用いられる重要なデバイスの一つである。In digital video equipment, line memory (a line means one horizontal scanning line, so it refers to memory that is sufficient to store image signals for one horizontal scanning line) is used to store image signals such as non-interlaced scanning and comb filters. It is one of the important devices used in processing circuits.
ライトメモリを用いた画像信号処理回路の一例として、
１９８４年テレビジョン学会誌、第３８巻第１２号、Ｐ
１０８２〜１０８８ ｒデジタル回路を構成するＩＣ
デバイス」と題する論文に、同じ信号で２回走査するノ
ンインターレース走査についそ述べられている。この例
ではラインメモリを２本用いて構成している。As an example of an image signal processing circuit using light memory,
1984 Journal of the Television Society, Vol. 38, No. 12, P.
1082~1088r ICs that constitute digital circuits
The paper titled ``Devices'' briefly describes non-interlaced scanning in which the same signal is scanned twice. In this example, two line memories are used.
また、他の例として、１９７９年テレビジョン学会誌、
第３３巻第４号、Ｐ２７１〜２７６［カラーテレビジョ
ン信号の合成と分離」と題する論文に、２次元フィルタ
について述べられている。この文献では、輝度１色度分
離、すなわちＹＣ分離用２次元フィルタとしては、現映
像信号とこれに対してＬＨ（Ｈは１水平走査期間を示す
ものとする。）前および２Ｈ前の映像信号とを用いて演
算を行って目的を達する２Ｈ型のものが、ＩＨ型のもの
より特性が良いと述べられている。Also, as another example, the 1979 Journal of the Television Society,
A two-dimensional filter is described in the paper entitled ``Synthesis and Separation of Color Television Signals'', Vol. 33, No. 4, pp. 271-276. In this document, as a two-dimensional filter for luminance and one chromaticity separation, that is, YC separation, the current video signal and the video signals LH (H indicates one horizontal scanning period) before and 2H before this are used. It is said that the 2H type, which achieves the purpose by performing calculations using the above, has better characteristics than the IH type.
このように、ラインメモリを２本用いて信号処理を行う
と、種々の機能を特性良好に実現することができる。In this way, by performing signal processing using two line memories, various functions can be realized with good characteristics.
その他、ラインメモリの画像処理への応用としてデータ
圧縮によるマルチ画面表示１時間軸圧伸によるジッタ補
正等がある。Other applications of line memory to image processing include jitter correction using data compression for multi-screen display and one-time axis companding.
画像信号処理用のラインメモリとして用いられるＩＣメ
モリとして、例えばソニーより発売されているＣＸＫ５
８０８Ｐがある。このメモリはＩＫＸ８ビット構成であ
り、１０ビツトのアドレスが外部から与えられる。ＮＴ
ＳＣ方式のテレビ信号を４・ｆｓｃ（ｆｓｃは色副搬送
波の周波数）なる周波数で標本化した場合、ＩＨ内の標
本数は９１０個となるので、このメモリＩＣ１個は８ビ
ツトに量子化された映像信号に対してＩＨ分の容量をも
つ。An example of an IC memory used as a line memory for image signal processing is the CXK5 sold by Sony.
There is 808P. This memory has an IKX8-bit configuration, and a 10-bit address is given from the outside. N.T.
When an SC television signal is sampled at a frequency of 4 fsc (fsc is the frequency of the color subcarrier), the number of samples in the IH is 910, so one memory IC is quantized to 8 bits. It has the capacity for IH for video signals.
従ってこのメモリ数個とＩＨ分（９１０ドツト）をカウ
ントする数個のアドレスカウンタとを用いた回路構成で
種々の機能を構成する。Therefore, various functions are constructed by a circuit configuration using several of these memories and several address counters for counting IH (910 dots).
上記の従来のＩＣメモリを用いて、たとえばノンインタ
ーレース変換や２次元フィルタ処理を行うために、ＩＨ
および２Ｈ遅延信号を得るのに２個のＩＣメモリと、さ
らにアドレスを発生するために例えば１０ピントのアド
レスカウンタ２個が必要であり、回路構成が複雑となり
メモリ周辺回路規模が増大するという欠点があった。IH
In addition, two IC memories are required to obtain a 2H delay signal, and two 10-pin address counters are required to generate an address, resulting in a complicated circuit configuration and increased memory peripheral circuit size. there were.
また、２Ｈ分のメモリ容量を１つのＩＣに単純に集積し
ても、上記機能を実現するためには、入出力端子やアド
レス端子が増加してしまいコストパフォーマンスの低い
ＩＣとなる。Furthermore, even if the memory capacity of 2H is simply integrated into one IC, the number of input/output terminals and address terminals will increase in order to realize the above functions, resulting in an IC with low cost performance.
本発明の目的は、１個のｒｃと簡単な周辺回路とで、ノ
ンインターレース変換や、ＬＨおよび２Ｈ遅延信号が得
られるビデオメモリを提供することにある。An object of the present invention is to provide a video memory that can perform non-interlaced conversion and obtain LH and 2H delayed signals with one RC and simple peripheral circuits.
容量が少なくとも２Ｈ分のメモリセルアレイと、ｍビッ
ト順次アドレスを発生する第１の回路とｎビット順次ア
ドレスを発生する第２の回路とから成り、ｎビット順次
アドレスを発生する第２の回路出力を上位ビットとする
（ｍ＋ｎ）ビットのライトアドレス発生回路と、ｍビッ
ト順次アドレスを発生する第３の回路とｎビット順次ア
ドレスを発生する第４の回路とから成り、ｎビット順次
アドレスを発生する第４の回路出力を上位ビットとする
（ｍ＋ｎ）ビットのリードアドレス発生回路を少なくと
もＩＣに内蔵する（但し、ｍ、ｎは任意の整数とする）
。It consists of a memory cell array with a capacity of at least 2H, a first circuit that generates an m-bit sequential address, and a second circuit that generates an n-bit sequential address, and a second circuit that generates an n-bit sequential address. It consists of a write address generation circuit for (m+n) bits as upper bits, a third circuit that generates an m-bit sequential address, and a fourth circuit that generates an n-bit sequential address. At least a (m+n)-bit read address generation circuit with the circuit output of No. 4 as the upper bit is built into the IC (however, m and n are arbitrary integers).
.
そして、モード切替え信号により、４つの上記順次アド
レスを発生する回路の発生アドレスの変化態様（例えば
、順次アドレスとか、一つおきのアドレスとか、様々な
態様がある）を任意に設定できるようにする。Then, using the mode switching signal, the manner in which the generated addresses of the circuit that generates the four sequential addresses can be changed (for example, there are various manners such as sequential addresses, every other address, etc.) can be arbitrarily set. .
これにより、上記目的は達成される。Thereby, the above objective is achieved.
たとえば第１のモードでは、ｎビット順次アドレスを発
生する第２の回路の出力変化レートを、入力データの書
き込みクロックのレートＷＣＬＫと等しくし、ｍビット
順次アドレスを発生する第１の回路の出力変化レートを
ｎピント順次アドレスを発生する前記第２の回路の最上
位ビットの変化レートと一致させる。ｍビット順次アド
レスを発生する第３の回路の出力変化レートを出力デー
タの読み出しクロックのレートと等しくし、ｎビット順
次アドレスを発生する第４の回路の出力変化レートを、
前記入力データとなるテレビ信号の同期信号の周期のコ
ントロール信号周期とする。For example, in the first mode, the output change rate of the second circuit that generates n-bit sequential addresses is made equal to the write clock rate WCLK of input data, and the output change rate of the first circuit that generates m-bit sequential addresses is set equal to the input data write clock rate WCLK. The rate is made to match the rate of change of the most significant bit of the second circuit that generates n-pin sequential addresses. The output change rate of the third circuit that generates m-bit sequential addresses is made equal to the rate of the output data read clock, and the output change rate of the fourth circuit that generates n-bit sequential addresses is
The period of the control signal is the period of the synchronization signal of the television signal serving as the input data.
これにより、入力データは、ライトアドレスの上位ｎビ
ア）に対応する２″個に仮想的に分割されたメモリセル
ブロックに順次振分けられて書き込まれる。−方、読出
しは、２″個に仮想的に分割されたメモリセルブロック
の１ブロツク内のデータを順次読出し、コントロール信
号が入力される毎に次のブロック内のデータを連続的に
読み出す。As a result, input data is sequentially distributed and written to memory cell blocks that are virtually divided into 2'' cells corresponding to the upper n vias of the write address. The data in one block of the memory cell block divided into two is sequentially read out, and the data in the next block is successively read out every time a control signal is input.
以上の動作で、連続的に入力されたデータ（テレビ信号
）の２′１個毎のデータが連続になるようなデータの並
べ替えが出来る。With the above operation, data can be rearranged so that every 2' of continuously input data (television signals) becomes continuous.
今・ｎ−１とし、ｌフィールド（フィールドは１垂直周
期）前の映像信号データと２フイールド前の映像信号デ
ータとが１ビツト毎にマルチプレクスされて入力される
場合を考えると、出力には、１８分の２フイールド前の
映像信号データと１８分の１フイールド前の映像信号デ
ータとがＩＨ毎に交互に連続的に出力される。すなわち
、２１個毎のデータを連続データに並べ換えて出力する
ことが出来、フィールド補完による高性能ノンインター
レース走査が可能となる。Now, assuming that n-1 is input, the video signal data from l field (a field is one vertical period) and the video signal data from two fields before are multiplexed bit by bit and input. , the video signal data of 2/18 fields before and the video signal data of 1/18 field before are alternately and continuously output for each IH. That is, it is possible to rearrange every 21 pieces of data into continuous data and output it, making it possible to perform high-performance non-interlaced scanning using field interpolation.
また、ｍビット順次アドレスを発生する回路とｎビット
順次アドレスを発生する回路の出力変化レートの関係を
ライトアドレス発生回路と、リードアドレス発生回路と
で、前記例と逆にすれば、連続的に入力された映像信号
データを、ライン周期で１ビー／ ト毎にマルチプレク
スできることになる。Furthermore, if the relationship between the output change rates of the circuit that generates m-bit sequential addresses and the circuit that generates n-bit sequential addresses is reversed for the write address generation circuit and the read address generation circuit, it is possible to continuously This means that the input video signal data can be multiplexed for each beat in the line period.
また、ｍビット順次アドレスを発生する回路の最上位ビ
ットの変化レートでｎビット順次アドレ。Also, n-bit sequential addresses are generated at the change rate of the most significant bit of a circuit that generates m-bit sequential addresses.
スを発生する回路のアドレスが変化するようにすれば、
ＦＩＦＯ（ファースト・イン・ファースト・アウト）が
実現できる。If you change the address of the circuit that generates the
FIFO (first in first out) can be realized.
第１図は本発明の一実施例を示すブロック図である。本
実施例はＮＴＳＣ方式の映像信号を４・ｆｓｃの周波数
で標本化し、Ａ／Ｄ変換器でデジタル信号に変換された
データを扱うものとする。FIG. 1 is a block diagram showing one embodiment of the present invention. In this embodiment, it is assumed that an NTSC video signal is sampled at a frequency of 4.fsc, and the data is converted into a digital signal by an A/D converter.
第１図において、１はメモリアレイで容量は２０４８ビ
ツトとする。２はデジタル化された映像データの入力端
子、３はライトアドレスデコーダ、４は１ビツトの順次
アドレス発生回路、５は１０ビツトの順次アドレス発生
回路、６は切替えスイッチでモード切替え信号（図示せ
ず）により、接点１． ＩＩ、 ＩＩＩのいずれか
が選択されるものとする。In FIG. 1, 1 is a memory array with a capacity of 2048 bits. 2 is an input terminal for digitized video data, 3 is a write address decoder, 4 is a 1-bit sequential address generation circuit, 5 is a 10-bit sequential address generation circuit, and 6 is a changeover switch that outputs a mode change signal (not shown). ), contact 1. It is assumed that either II or III is selected.
７．８も切替えスイッチで機能は切替えスイッチ６と同
様である。7.8 is also a changeover switch and has the same function as changeover switch 6.
９はパルスの立上りエツジ検出回路、１０は２分周回路
、１１はライトクロックＷＣＬＫ入力端子、１２はコン
トロール信号Ｃ３Ｉの入力端子である。１ビツトの順次
アドレス発生回路４と１０ビツトの順次アドレス発生回
路５とで１１ビツトのライトアドレス発生回路を構成す
る。１３はメモリセルアレイ１から読み出されるデジタ
ルデータの出力端子、１４はリードアドレスデコーダ、
１５は１ビツトの順次アドレス発生回路、１６は１０ビ
ツトの順次アドレス発生回路、１７．１８゜１９はモー
ド切替信号で接点１． ＩＩ、 ｍを選択する切替
えスイッチ、２０はコントロール信号ｃｓ２の入力端子
、２１はリードクロフクＲＣＬＫ入力端子である。１ビ
ツトの順次アドレス発生回路１５と１０ビツトの順次ア
ドレス発生回路１６とでリードアドレス発生回路を構成
する。9 is a pulse rising edge detection circuit, 10 is a frequency divider by 2 circuit, 11 is a write clock WCLK input terminal, and 12 is an input terminal for the control signal C3I. A 1-bit sequential address generation circuit 4 and a 10-bit sequential address generation circuit 5 constitute an 11-bit write address generation circuit. 13 is an output terminal for digital data read from the memory cell array 1; 14 is a read address decoder;
15 is a 1-bit sequential address generation circuit, 16 is a 10-bit sequential address generation circuit, 17.18°19 is a mode switching signal, and contacts 1. 20 is an input terminal for the control signal cs2, and 21 is a lead clock RCLK input terminal. A 1-bit sequential address generation circuit 15 and a 10-bit sequential address generation circuit 16 constitute a read address generation circuit.
ただし、ライトアドレス発生回路とリードアドレス発生
回路において、１ビット順次アドレス発住回路が上位ビ
ットになるものとする。However, in the write address generation circuit and the read address generation circuit, the 1-bit sequential address generation circuit is assumed to be the upper bit.
順次アドレス発生回路４，５，１５．１６は、同期式カ
ウンタで構成し、Ｃｌ ｎはキャリー入力端子、ＣＬＫ
はクロック入力端子、Ｒはリセント入力端子、Ｑは出力
端子とする。The sequential address generation circuits 4, 5, 15.16 are composed of synchronous counters, Cln is a carry input terminal, and CLK is a carry input terminal.
is a clock input terminal, R is a recent input terminal, and Q is an output terminal.
メモリセルアレイ１のメモリセルの一具体例を第２図に
示す、このメモリセルは、第２図に見られるように、書
き込みビット線と読み出しビット線を独立に有するデュ
アルポートセルである。２２．２３は読み出しビット線
、２４．２５は書き込みビット線、２６は書き込みワー
ド線、２７は読み出しワード線、２８．２９はＮＭＯＳ
トランジスタ、３０．３１は書込み用トランスファゲー
ト、３２．３３は読み出し用トランスファゲート、３４
．３５は負荷抵抗である。A specific example of a memory cell of the memory cell array 1 is shown in FIG. 2. As seen in FIG. 2, this memory cell is a dual port cell having independent write bit lines and read bit lines. 22.23 is a read bit line, 24.25 is a write bit line, 26 is a write word line, 27 is a read word line, 28.29 is NMOS
Transistor, 30.31 is a write transfer gate, 32.33 is a read transfer gate, 34
．． 35 is a load resistance.
このメモリセルは、同一のビット線を共有する複数のメ
モリセルにおいて、任意の１つが書き込み、別の任意の
１つが読み出し、の動作を行うことが可能である。Among a plurality of memory cells sharing the same bit line, any one of the memory cells can perform a write operation, and another arbitrary one can perform a read operation.
まず、第１のモードについて説明する。第１図中の切替
スイッチ６．７，８．１？、１８．１９の接点をＩに接
続だ場合の等価ブロック図を第３図に、またタイミング
チャート例を第４図に示す。First, the first mode will be explained. Changeover switch 6.7, 8.1 in Figure 1? , 18 and 19 are connected to I, an equivalent block diagram is shown in FIG. 3, and an example timing chart is shown in FIG. 4.
第１図と同一符号のブロックは同一機能を有するものと
する。It is assumed that blocks with the same symbols as in FIG. 1 have the same functions.
第４図の（ａ）は周波数８ｆｓｃのライトクロックＷＣ
ＬＫで、第３図の入力端子１１より入力される。Figure 4 (a) is a write clock WC with a frequency of 8 fsc.
LK, which is input from the input terminal 11 in FIG.
第４図（ｂｌは周波数８ ｆｓｃのリードクロックＲＣ
ＬＫで入力端子２１より入力される。（Ｃ）はコントロ
ール信号Ｃ８１で、ライトクロックＷＣＬＫが１８２０
個入力される毎に、入力端子１２より入力される。（ｄ
ｌはコントロール信号Ｃ３２で、リードクロックＲＣＬ
Ｋ９１０個毎に、入力端子２０より入力される。ｔｅｌ
はライトアドレスデコーダ３の入力を１０進数で示した
ものであり、（ｆ）はリードアドレスデコーダ１４の入
力を１０進数で示したものである。Figure 4 (bl is read clock RC with frequency 8fsc)
LK is input from the input terminal 21. (C) is the control signal C81, and the write clock WCLK is 1820.
It is input from the input terminal 12 every time the number is input. (d
l is the control signal C32, read clock RCL
Each K910 is inputted from the input terminal 20. tel
(f) shows the input to the write address decoder 3 in decimal notation, and (f) shows the input to the read address decoder 14 in decimal notation.
＋ｅ）、 （ｆ）のアドレス出力より、データ入力端子
２から入力された連続データは、１個とびの連続データ
に並べ替えりれて出力端子１３より出力される。Based on the address outputs +e) and (f), the continuous data input from the data input terminal 2 is rearranged into discrete continuous data and output from the output terminal 13.
データ入力端子２より、１フイールド遅延素子前後のデ
ータつまり、１フイールド遅延される前のデータと遅延
された後のデータが１ビツト毎にマルチプレクサされて
入力されると、出力には、ｌフィールド遅延前の連続デ
ータと１フイールド遅延後の連続データが１ライン毎に
交互に出力されることになる。When data before and after one field delay element, that is, data before and after one field delay, are multiplexed bit by bit and input from data input terminal 2, the output is one field delay element. The previous continuous data and the continuous data after one field delay are output alternately for each line.
この様子を第５図に人出力データの概念図として示す。This situation is shown in FIG. 5 as a conceptual diagram of human output data.
（ａｌが入力データ、（ｂ）が出力データである。(al is input data, (b) is output data.
八が周波数４ｆｓｃでサンプリングされた１フイールド
遅延前の映像データ、Ｂが４ｆｓｃでサンプリングされ
た１フイールド遅延後の映像データとすると、出力には
、３ｆｓｃのデータレートで１フイールド遅延前のデー
タＡが１ライン分連続して出力され、その後１フイール
ド遅延後のデータＢが１ライン分出力される。If 8 is video data sampled at a frequency of 4fsc before a 1-field delay, and B is video data sampled at 4fsc after a 1-field delay, then the output is data A before a 1-field delay at a data rate of 3fsc. One line is continuously output, and then data B after one field delay is output for one line.
これにより、１フイールド前のデータによるノンインタ
ーレース走査が可能になる。This enables non-interlaced scanning using data from one field before.
なお、第３図のブロック図および第４図のタイミングチ
ャートにおいては説明をわかりやすくするため、ライト
アドレスとリードアドレスの０番地が時間軸上−致する
ようにしたが、実際はリードアドレスを若干先行させ、
同一アドレスのメモリセルに対しては、リードアクセス
を先行させる。Note that in the block diagram in Figure 3 and the timing chart in Figure 4, addresses 0 of the write address and read address are aligned on the time axis to make the explanation easier to understand, but in reality, the read address is set slightly ahead. let me,
Read access is performed first for memory cells at the same address.
これは、コントロール信号Ｃ３Ｉを遅延させることによ
り簡単にできる。This can be easily done by delaying the control signal C3I.
次に第Ｈのモードについて説明する。第１図中の切替え
スイッチ６．７，８．１７，１８．１９が、接点Ｈに接
続されている場合の等価ブロック図を第６図に、タイミ
ングチャート例を第７図に示す。Next, the H-th mode will be explained. An equivalent block diagram when the changeover switches 6.7, 8.17, and 18.19 in FIG. 1 are connected to contact H is shown in FIG. 6, and an example timing chart is shown in FIG. 7.
第１図と同一符号のブロックは同一機能を有するブロッ
クとする。Blocks with the same reference numerals as in FIG. 1 are blocks having the same functions.
第７図の（ａｌは入力端子１１から入力される周波数４
ｆｓｃのライトクロックＷＣＬＫ、（ｂｌは入力端子２
１から入力される周波数８ｆｓｃリードクロフクＲＣＬ
Ｋ、（Ｃ）は入力端子１２から入力されるコントロール
信号Ｃ３Ｉで、ライトクロック９１０個毎に入力される
。（ｃｌ＋は入力端子２０から入力されるコントロール
信号ＣＳ２で、リードクロック１８２０個毎に入力され
る。（ｅ）はライトアドレスデコーダ入力を１０進数で
表わしたもので、（ｆ）はリードアドレスデコーダ入力
を１０進数で表わしたものである。In FIG. 7, (al is the frequency 4 input from the input terminal 11.
fsc write clock WCLK, (bl is input terminal 2
Frequency 8fsc lead clofuku RCL input from 1
K and (C) are control signals C3I input from the input terminal 12, which are input every 910 write clocks. (cl+ is the control signal CS2 input from the input terminal 20, which is input every 1820 read clocks. (e) is the write address decoder input expressed in decimal notation, and (f) is the read address decoder input is expressed in decimal notation.
（ｅｌ、 （ｆ）のデコーダ出力かられかるように、デ
ータレート４ｆｓｃで入力端子２より入力されたデータ
は、１ライン（データ９１０個分）遅延されたデータと
、２ライン遅延されたデータとが１ビツト毎にマルチプ
レクスされて出力されることになる。(el, As can be seen from the decoder output in (f), the data input from input terminal 2 at a data rate of 4fsc is divided into data delayed by 1 line (910 pieces of data) and data delayed by 2 lines. are multiplexed bit by bit and output.
データ出力端子１３からの出力を１ビツト毎に交互にデ
マルチプレクスすることにより、■ライン遅延データと
２ライン遅延データが容易に得られ、さらに現映像信号
データとともに３ライン分のデータで２次元フィルタの
演算が可能になる。By alternately demultiplexing the output from the data output terminal 13 bit by bit, line delay data and 2-line delay data can be easily obtained, and in addition to the current video signal data, 3 lines of data can be used to create two-dimensional data. Filter calculation becomes possible.
第８図に、入出力データの概念図を示す。Ａ〜Ｄは、そ
れぞれ同一ラインのデータである。FIG. 8 shows a conceptual diagram of input/output data. A to D are data on the same line.
第６図、第７図、第８図の例では、マルチプレクスされ
た出力データは、１ライン毎に先行データが逆転してい
る。実際は第８図ｆｃ）に示すような出力データが望ま
しい。第６図、第７図の例では発明をわかりやすくする
ために用いた。第８図（ｃ）に示すようなデータを得る
ことは数ゲートの論理ゲートを付加すれば可能である。In the examples shown in FIGS. 6, 7, and 8, in the multiplexed output data, the preceding data is reversed for each line. Actually, output data as shown in FIG. 8fc) is desirable. The examples in FIGS. 6 and 7 are used to make the invention easier to understand. Obtaining data as shown in FIG. 8(c) is possible by adding several logic gates.
また、第４図と同様、アドレスの０番地が時間軸上−致
しているが、リードアドレスが先行するのが望ましい。Further, as in FIG. 4, the addresses 0 are aligned on the time axis, but it is desirable that the read address precedes the address.
第■のモードについて説明する。第１図中の切替えスイ
ッチ６．７，８．１７，１８．１９の接続を接点■にし
た場合の等価ブロック図を第９図に、タイミングチャー
トの例を第１０図に示す。The second mode will be explained. FIG. 9 shows an equivalent block diagram when the changeover switches 6.7, 8.17, and 18.19 in FIG. 1 are connected to contacts 2, and FIG. 10 shows an example of a timing chart.
第１０図において、（ａ）は入力端子１１がら入力され
る周波数４ｆｓｃのライトクロックＷＣＬＫ、（ｂｌは
入力端子２１から入力される周波数４ｆｓｃのリードク
ロックＲＣＬＫ、（Ｃ１は入力端子１２がら入力される
コントロール信号Ｃ３Ｉでライトクロック９１０個毎の
周期で入力されるものとする。（ｄｌは入力端子２０か
ら入力されるコントロール信号ＣＳ２でリードクロック
９１０個毎の周期で入力されるものとする。In FIG. 10, (a) is a write clock WCLK with a frequency of 4 fsc inputted from the input terminal 11, (bl is a read clock RCLK with a frequency of 4 fsc inputted from the input terminal 21, and (C1 is inputted from the input terminal 12). It is assumed that the control signal C3I is input at a cycle of every 910 write clocks. (dl is the control signal CS2 input from the input terminal 20 and is input at a cycle of every 910 read clocks.
（Ｑ）は、ライトアドレス発生回路のアドレス出力を１
０進数で示したものである。（ｆ）は、リードアドレス
発生回路のアドレス出力を１０進数で表わしたものであ
る。(Q) is the address output of the write address generation circuit.
It is shown in 0 base number. (f) represents the address output of the read address generation circuit in decimal notation.
この例では入力データをＩＨ遅延したデータが出力に得
られる。In this example, data obtained by IH-delaying input data is obtained at the output.
第９図、第１０図から容易に推察されるように、コント
ロール信号Ｃ３Ｉ、Ｃ３２の入力周期を変えれば、メモ
リセルアレイ１の容量の範囲内で任意の時間の遅延を得
ることができる。As can be easily inferred from FIGS. 9 and 10, by changing the input period of the control signals C3I and C32, it is possible to obtain an arbitrary time delay within the capacity of the memory cell array 1.
この例でも、リードアドレスとライトアドレスのＯ番地
が時間軸上−致しているが、これは説明をわかりやすく
するためで、コントロール信号Ｃ８１を１クロック程度
遅らせば容易にリードアドレスを先行させることができ
る。In this example as well, the O addresses of the read address and write address are aligned on the time axis, but this is for the sake of clarity; the read address can easily be made to precede the read address by delaying the control signal C81 by about one clock. can.
第１１図に本発明の他の実施例を示す。これは、第９図
に示す第■のモードに、リードアドレス発生回路の出力
を入力とするデコーダ３６を接続し、デコーダ３６の出
力をデコード出力端子３７を介して、コントロール信号
入力端子１２．２０に導いたものである。FIG. 11 shows another embodiment of the present invention. This is achieved by connecting a decoder 36 which receives the output of the read address generation circuit as an input to the mode (2) shown in FIG. This led to
デコーダ３６は、外部からのモード切替信号により、数
種のデコード出力が得られるものとする。It is assumed that the decoder 36 can obtain several types of decoded outputs in response to a mode switching signal from the outside.
第１１図に示す構成により、あらかじめ設定した数種の
デコード出力に対する遅延時間を周辺回路の増加なくし
て得ることが可能である。With the configuration shown in FIG. 11, it is possible to obtain delay times for several preset decode outputs without increasing the number of peripheral circuits.
第１２図に、第９図に示す第■のモードの他の実施例、
すなわち第１１図に示した実施例のタイミングチャート
の概念図を示す。第１２図において、（ａｌは入力端子
２から入力されるデータレート４ｆｓｃの入力データで
、Ａ−Ｄは、それぞれ１ライン分（９１０個）のデータ
で構成される。（ｂｌは入力端子１２から入力されるコ
ントロール信号Ｃ８１で１ライン周期で入力される。（
Ｃ１は入力端子２０から入力されるコントロール信号Ｃ
３２で、コントロール信号Ｃ３Ｉに対し、２／３Ｈ時間
遅れて、１ライン周期で入力されるものとする。（ｄｌ
は、アウトプットイネーブル信号で、この信号がハイの
期間に、データ出力端子１３からデータが出力されるも
のとし、コントロール信号Ｃ３２のタイミングで立ち上
り、コントロール信号Ｃ３Ｉのタイミングで立ち下るも
のとする。FIG. 12 shows another embodiment of the mode (■) shown in FIG. 9,
That is, a conceptual diagram of the timing chart of the embodiment shown in FIG. 11 is shown. In FIG. 12, (al is the input data input from input terminal 2 at a data rate of 4 fsc, A-D are each composed of data for one line (910 pieces), (bl is input data from input terminal 12) The input control signal C81 is input at one line period. (
C1 is the control signal C input from the input terminal 20
32, it is assumed that the control signal C3I is input at one line period with a delay of 2/3H time. (dl
is an output enable signal, and data is output from the data output terminal 13 while this signal is high, rising at the timing of the control signal C32 and falling at the timing of the control signal C3I.
アウトプットイネーブル信号に関しては当業者にとって
は周知のもので、特に図示していない。Output enable signals are well known to those skilled in the art and are not specifically illustrated.
（ｅｌは出力端子１３からの出力データである。（ｆ）
は時間軸を表わすものとする。(el is the output data from the output terminal 13. (f)
represents the time axis.
第１２図の例では、入力端子１１がら入力されるライト
クロツタの周波数は４ｆｓｃ／３にし、入力端子２１か
ら入力されるリードクロツタの周波数は４ｆｓｃとする
。このようにすると、データレート４ｆｓｃで入力され
たデータＡは、時刻ｔ、がら２個とびにデータがＯ番地
から書き込まれていく。そして、時刻ｔ２からは、０番
地からデータが読み出される。これにより、データ圧縮
が可能となる。In the example of FIG. 12, the frequency of the write crotter input from the input terminal 11 is set to 4 fsc/3, and the frequency of the read crotter input from the input terminal 21 is set to 4 fsc. In this way, data A input at a data rate of 4 fsc is written from address O every two pieces at time t. Then, from time t2, data is read from address 0. This allows data compression.
この機能はフィールドメモリと並用して、テレビにおい
て、全体の画面に小画面をはめ込む、いわゆるピクチャ
ーインピクチャーの機能を実現できる。This function can be used in conjunction with field memory to realize the so-called picture-in-picture function of fitting a small screen into the entire screen on a television.
また第９図の構成は、先に述べたようにメモリセルとし
て第５図に示すようなデュアルポートセルを用いれば、
ライトクロツタ、リードクロックは独立の周波数に選ぶ
ことができるので、時間軸の圧縮、伸張ができることは
容易に推察できる。Furthermore, the configuration of FIG. 9 can be achieved by using a dual port cell as shown in FIG. 5 as a memory cell as described above.
Since the write clock and read clock can be selected to have independent frequencies, it is easy to infer that the time axis can be compressed or expanded.
第１図に示した各切替えスイッチは、外部からの２ビツ
トのデジタル信号を入力とする論理回路で容易に実現で
きる。Each changeover switch shown in FIG. 1 can be easily realized by a logic circuit that receives an external 2-bit digital signal as input.
第１図の順次アドレス発生回路４，１５は、１ビツトと
したが、これは１ビツトに限定されるものではない、ｎ
ビットとすると、２′１個毎のデータの並べ替えが容易
になる。Although the sequential address generation circuits 4 and 15 in FIG. 1 are 1 bit, this is not limited to 1 bit.
Using bits makes it easy to rearrange data in units of 2'.
本実施例では、ＮＴＳＣ信号を４ｆｓｃで標本化したデ
ータの処理について説明したが、本発明は信号のフォー
マットには依存しない。In this embodiment, processing of data obtained by sampling an NTSC signal at 4 fsc has been described, but the present invention does not depend on the format of the signal.
また、本実施例では、入出力データは並列１ビツトで説
明したが、メモリセルアレイ１および、入出力端子を増
加すれば並列データ入力に対応できるのは容易に類推で
きる。映像信号の場合、６〜８ビツトの並列が適当であ
る。Further, in this embodiment, the input/output data has been described as being 1-bit parallel, but it can be easily inferred that parallel data input can be supported by increasing the memory cell array 1 and the input/output terminals. In the case of video signals, 6 to 8 bits in parallel is appropriate.
本発明によれば、モード切替え信号（２ビット程度のデ
ジタル信号）で切替えることにより、入出力間でのデー
タの並べ替え、データの任意時間の遅延、データ圧縮１
時間軸の圧縮、伸張等が、１個のメモリＩＣで出来るよ
うになり、デジタルＴＶ、ＶＴＲの各種機能が、少ない
コストで実現できる。According to the present invention, by switching with a mode switching signal (approximately 2-bit digital signal), data can be rearranged between input and output, data can be delayed for any arbitrary time, and data can be compressed.
Compression, expansion, etc. of the time axis can now be performed with a single memory IC, and various functions of digital TV and VTR can be realized at low cost.
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるメモリアレイ中のメモリセルの具体例を
示す回路図、第３図は本発明の第１の実施態様を示すブ
ロック図、第４図は第３図の回路動作説明のためのタイ
ミングチャート例を示すチャート、第５図は、第３図、
第４図の例の入出力データ概念図、第６図は本発明の第
２の実施態様を示すブロック図、第７図は、第６図の回
路動作説明のためのタイミングチャート例を示すチャー
ト、第８図は、第６図、第７図の例の入出力データ概念
図、第９図は本発明の第３の実施態様を示すブロック図
、第１０図は第９図の回路動作説明のためのタイミング
チャート例を示すチャート、第１１図は本発明の他の実
施例を示すブロック図、第１２図は、第１１図の回路動
作説明のためのタイミングチャート例を示すチャート、
である。
符号の説明
１・・・メモリアレイ、２・・・ライトアドレスデコー
ダ、４・・・１ビット順次アドレス発生回路、５・・・
１０ビット順次アドレス発生回路、６〜８・・・切替ス
イッチ、１４・・・リードアドレスデコーダ、１５・・
・１ビット順次アドレス発生回路、１６・・・１０ビッ
ト順次アドレス発生回路、１７〜１９・・・切替スイッ
チ
代理人 弁理士 並 木 昭 夫
笥 １ 図
虜 ２ 図
ａａＳ図
（α）
（Ｃ）
ＡＺ Ｚ Ｚ ＺＡ２ＡＡＢＡＢＡＢＡ８ＡＢＡＢ
ＢＣＢＣＢＣ８Ｃ８ＣＢＣＣ［）ＣＣＩ冥 ３ 図
Ｃ１；
０ｏａＷＣＬＫ Ｃ５ｔ
ＣＳ’２ ＲＣＬＫ第 ６６Ｉ＋
Ｏｒ、、
ＤαよＷＣＬｘ Ｃ５Ｉ
Ｃ５２ＲＣＬＫ賓 ９ 図
ＷＣＬＫ Ｃ５Ｉ ＣＳ２
ＲＣＬに第１１ 図FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing a specific example of a memory cell in the memory array in FIG. 1, and FIG. 3 is a block diagram showing a first embodiment of the present invention. 4 is a chart showing an example of a timing chart for explaining the circuit operation of FIG. 3, and FIG. 5 is a block diagram shown in FIG.
FIG. 4 is a conceptual diagram of input/output data of the example, FIG. 6 is a block diagram showing the second embodiment of the present invention, and FIG. 7 is a chart showing an example of a timing chart for explaining the circuit operation of FIG. 6. , FIG. 8 is a conceptual diagram of the input/output data of the example shown in FIGS. 6 and 7, FIG. 9 is a block diagram showing the third embodiment of the present invention, and FIG. 10 is an explanation of the circuit operation of FIG. 9. 11 is a block diagram showing another embodiment of the present invention; FIG. 12 is a chart showing an example timing chart for explaining the circuit operation of FIG. 11;
It is. Explanation of symbols 1...Memory array, 2...Write address decoder, 4...1-bit sequential address generation circuit, 5...
10-bit sequential address generation circuit, 6 to 8... changeover switch, 14... read address decoder, 15...
・1-bit sequential address generation circuit, 16... 10-bit sequential address generation circuit, 17-19... Changeover switch agent Patent attorney Akira Namiki Futsu 1 Figure 2 Figure aaS diagram (α) (C) AZ Z Z Z ZA2AABABABA8ABAB
BCBCCBC8C8CBCC[)CCIMei 3 Figure C1;
0oaWCLK C5t
CS'2 RCLK No. 66I+ Or,,
Dαyo WCLx C5I
C52RCLK Guest 9 Figure WCLK C5I CS2
Figure 11 for RCL
Claims (1)
レスに従って画像情報を書き込まれ、リードアドレス発
生回路から供給されるリードアドレスに従って画像情報
を読み出されるビデオメモリにおいて、 前記ライトアドレス発生回路として、入力ライトクロッ
クをカウントしてｍビット順次アドレスを発生する第１
の回路と、同じく入力ライトクロックをカウントしてｎ
ビット順次アドレスを発生する第２の回路と、から成り
、（ｍ＋ｎ）ビットのライトアドレスを発生するアドレ
ス発生回路を用いると共に、前記第１の回路と第２の回
路の接続態様を切り替えて、入力ライトクロックに対す
る前記（ｍ＋ｎ）ビットの出力ライトアドレスのアドレ
ス変化態様を切り替える第１の切り替え回路を具備し、 前記リードアドレス発生回路として、入力リードクロッ
クをカウントしてｍビット順次アドレスを発生する第３
の回路と、同じく入力リードクロックをカウントしてｎ
ビット順次アドレスを発生する第４の回路と、から成り
、（ｍ＋ｎ）ビットのリードアドレスを発生するアドレ
ス発生回路を用いると共に、前記第３の回路と第４の回
路の接続態様を切り替えて、入力リードクロックに対す
る前記（ｍ＋ｎ）ビットの出力リードアドレスのアドレ
ス変化態様を切り替える第２の切り替え回路を具備し、 て成ることを特徴とするビデオメモリ（但し、ｍ、ｎは
それぞれ任意の整数）。[Scope of Claims] 1. In a video memory in which image information is written according to a write address supplied from a write address generation circuit and image information is read according to a read address supplied from a read address generation circuit, the write address generation circuit comprises: , the first one counts the input write clock and generates an m-bit sequential address.
This circuit also counts the input write clock and calculates n
and a second circuit that generates a bit-sequential address, and uses an address generation circuit that generates an (m+n) bit write address, and switches the connection mode between the first circuit and the second circuit to generate an input signal. a first switching circuit that switches an address change mode of the (m+n)-bit output write address with respect to a write clock;
This circuit also counts the input read clock and calculates n
and a fourth circuit that generates bit-sequential addresses, and uses an address generation circuit that generates (m+n) bit read addresses, and switches the connection mode between the third circuit and the fourth circuit to generate an input signal. A video memory comprising: a second switching circuit that switches an address change mode of the (m+n)-bit output read address with respect to a read clock (where m and n are each arbitrary integers).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142668A JPH0797851B2 (en) | 1986-06-20 | 1986-06-20 | Video memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142668A JPH0797851B2 (en) | 1986-06-20 | 1986-06-20 | Video memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631174A true JPS631174A (en) | 1988-01-06 |
| JPH0797851B2 JPH0797851B2 (en) | 1995-10-18 |
Family
ID=15320716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142668A Expired - Lifetime JPH0797851B2 (en) | 1986-06-20 | 1986-06-20 | Video memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797851B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395581A (en) * | 1990-11-14 | 1995-03-07 | Imperial Chemical Industries Plc. | Process for drawing a web |
-
1986
- 1986-06-20 JP JP61142668A patent/JPH0797851B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5395581A (en) * | 1990-11-14 | 1995-03-07 | Imperial Chemical Industries Plc. | Process for drawing a web |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797851B2 (en) | 1995-10-18 |
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