JPS631174A - Video memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ライトアドレス(書き込みアドレス)発生回
路から供給されるライトアドレスに従って画像情報を書
き込まれ、リードアドレス(読出しアドレス)発生回路
から供給されるリードアドレスに従って画像情報を読み
出されるビデオメモリに関するものであり、更に詳しく
は、書き込み、続出しの結果として、任意所望の画像情
報処理が行われるようにしたビデオメモリ (画像メモ
リ)に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a method in which image information is written in accordance with a write address supplied from a write address generation circuit, and image information is written in accordance with a write address supplied from a read address generation circuit. The present invention relates to a video memory in which image information is read out according to a read address, and more specifically, it relates to a video memory (image memory) in which arbitrary desired image information processing is performed as a result of writing and continuous reading. .
デジタル映像機器において、ラインメモリ (ラインは
1水平走査線を意味するので、1水平走査線分の画像信
号を記憶するに足るメモリを云う)は、ノンインターレ
ース走査、くシ形フィルタ等の画像信号処理回路におい
て用いられる重要なデバイスの一つである。In digital video equipment, line memory (a line means one horizontal scanning line, so it refers to memory that is sufficient to store image signals for one horizontal scanning line) is used to store image signals such as non-interlaced scanning and comb filters. It is one of the important devices used in processing circuits.
ライトメモリを用いた画像信号処理回路の一例として、
1984年テレビジョン学会誌、第38巻第12号、P
1082〜1088 rデジタル回路を構成するIC
デバイス」と題する論文に、同じ信号で2回走査するノ
ンインターレース走査についそ述べられている。この例
ではラインメモリを2本用いて構成している。As an example of an image signal processing circuit using light memory,
1984 Journal of the Television Society, Vol. 38, No. 12, P.
1082~1088r ICs that constitute digital circuits
The paper titled ``Devices'' briefly describes non-interlaced scanning in which the same signal is scanned twice. In this example, two line memories are used.
また、他の例として、1979年テレビジョン学会誌、
第33巻第4号、P271〜276[カラーテレビジョ
ン信号の合成と分離」と題する論文に、2次元フィルタ
について述べられている。この文献では、輝度1色度分
離、すなわちYC分離用2次元フィルタとしては、現映
像信号とこれに対してLH(Hは1水平走査期間を示す
ものとする。)前および2H前の映像信号とを用いて演
算を行って目的を達する2H型のものが、IH型のもの
より特性が良いと述べられている。Also, as another example, the 1979 Journal of the Television Society,
A two-dimensional filter is described in the paper entitled ``Synthesis and Separation of Color Television Signals'', Vol. 33, No. 4, pp. 271-276. In this document, as a two-dimensional filter for luminance and one chromaticity separation, that is, YC separation, the current video signal and the video signals LH (H indicates one horizontal scanning period) before and 2H before this are used. It is said that the 2H type, which achieves the purpose by performing calculations using the above, has better characteristics than the IH type.
このように、ラインメモリを2本用いて信号処理を行う
と、種々の機能を特性良好に実現することができる。In this way, by performing signal processing using two line memories, various functions can be realized with good characteristics.
その他、ラインメモリの画像処理への応用としてデータ
圧縮によるマルチ画面表示1時間軸圧伸によるジッタ補
正等がある。Other applications of line memory to image processing include jitter correction using data compression for multi-screen display and one-time axis companding.
画像信号処理用のラインメモリとして用いられるICメ
モリとして、例えばソニーより発売されているCXK5
808Pがある。このメモリはIKX8ビット構成であ
り、10ビツトのアドレスが外部から与えられる。NT
SC方式のテレビ信号を4・fsc(fscは色副搬送
波の周波数)なる周波数で標本化した場合、IH内の標
本数は910個となるので、このメモリIC1個は8ビ
ツトに量子化された映像信号に対してIH分の容量をも
つ。An example of an IC memory used as a line memory for image signal processing is the CXK5 sold by Sony.
There is 808P. This memory has an IKX8-bit configuration, and a 10-bit address is given from the outside. N.T.
When an SC television signal is sampled at a frequency of 4 fsc (fsc is the frequency of the color subcarrier), the number of samples in the IH is 910, so one memory IC is quantized to 8 bits. It has the capacity for IH for video signals.
従ってこのメモリ数個とIH分(910ドツト)をカウ
ントする数個のアドレスカウンタとを用いた回路構成で
種々の機能を構成する。Therefore, various functions are constructed by a circuit configuration using several of these memories and several address counters for counting IH (910 dots).
上記の従来のICメモリを用いて、たとえばノンインタ
ーレース変換や2次元フィルタ処理を行うために、IH
および2H遅延信号を得るのに2個のICメモリと、さ
らにアドレスを発生するために例えば10ピントのアド
レスカウンタ2個が必要であり、回路構成が複雑となり
メモリ周辺回路規模が増大するという欠点があった。IH
In addition, two IC memories are required to obtain a 2H delay signal, and two 10-pin address counters are required to generate an address, resulting in a complicated circuit configuration and increased memory peripheral circuit size. there were.
また、2H分のメモリ容量を1つのICに単純に集積し
ても、上記機能を実現するためには、入出力端子やアド
レス端子が増加してしまいコストパフォーマンスの低い
ICとなる。Furthermore, even if the memory capacity of 2H is simply integrated into one IC, the number of input/output terminals and address terminals will increase in order to realize the above functions, resulting in an IC with low cost performance.
本発明の目的は、1個のrcと簡単な周辺回路とで、ノ
ンインターレース変換や、LHおよび2H遅延信号が得
られるビデオメモリを提供することにある。An object of the present invention is to provide a video memory that can perform non-interlaced conversion and obtain LH and 2H delayed signals with one RC and simple peripheral circuits.
容量が少なくとも2H分のメモリセルアレイと、mビッ
ト順次アドレスを発生する第1の回路とnビット順次ア
ドレスを発生する第2の回路とから成り、nビット順次
アドレスを発生する第2の回路出力を上位ビットとする
(m+n)ビットのライトアドレス発生回路と、mビッ
ト順次アドレスを発生する第3の回路とnビット順次ア
ドレスを発生する第4の回路とから成り、nビット順次
アドレスを発生する第4の回路出力を上位ビットとする
(m+n)ビットのリードアドレス発生回路を少なくと
もICに内蔵する(但し、m、nは任意の整数とする)
。It consists of a memory cell array with a capacity of at least 2H, a first circuit that generates an m-bit sequential address, and a second circuit that generates an n-bit sequential address, and a second circuit that generates an n-bit sequential address. It consists of a write address generation circuit for (m+n) bits as upper bits, a third circuit that generates an m-bit sequential address, and a fourth circuit that generates an n-bit sequential address. At least a (m+n)-bit read address generation circuit with the circuit output of No. 4 as the upper bit is built into the IC (however, m and n are arbitrary integers).
.
そして、モード切替え信号により、4つの上記順次アド
レスを発生する回路の発生アドレスの変化態様(例えば
、順次アドレスとか、一つおきのアドレスとか、様々な
態様がある)を任意に設定できるようにする。Then, using the mode switching signal, the manner in which the generated addresses of the circuit that generates the four sequential addresses can be changed (for example, there are various manners such as sequential addresses, every other address, etc.) can be arbitrarily set. .
これにより、上記目的は達成される。Thereby, the above objective is achieved.
たとえば第1のモードでは、nビット順次アドレスを発
生する第2の回路の出力変化レートを、入力データの書
き込みクロックのレートWCLKと等しくし、mビット
順次アドレスを発生する第1の回路の出力変化レートを
nピント順次アドレスを発生する前記第2の回路の最上
位ビットの変化レートと一致させる。mビット順次アド
レスを発生する第3の回路の出力変化レートを出力デー
タの読み出しクロックのレートと等しくし、nビット順
次アドレスを発生する第4の回路の出力変化レートを、
前記入力データとなるテレビ信号の同期信号の周期のコ
ントロール信号周期とする。For example, in the first mode, the output change rate of the second circuit that generates n-bit sequential addresses is made equal to the write clock rate WCLK of input data, and the output change rate of the first circuit that generates m-bit sequential addresses is set equal to the input data write clock rate WCLK. The rate is made to match the rate of change of the most significant bit of the second circuit that generates n-pin sequential addresses. The output change rate of the third circuit that generates m-bit sequential addresses is made equal to the rate of the output data read clock, and the output change rate of the fourth circuit that generates n-bit sequential addresses is
The period of the control signal is the period of the synchronization signal of the television signal serving as the input data.
これにより、入力データは、ライトアドレスの上位nビ
ア)に対応する2″個に仮想的に分割されたメモリセル
ブロックに順次振分けられて書き込まれる。−方、読出
しは、2″個に仮想的に分割されたメモリセルブロック
の1ブロツク内のデータを順次読出し、コントロール信
号が入力される毎に次のブロック内のデータを連続的に
読み出す。As a result, input data is sequentially distributed and written to memory cell blocks that are virtually divided into 2'' cells corresponding to the upper n vias of the write address. The data in one block of the memory cell block divided into two is sequentially read out, and the data in the next block is successively read out every time a control signal is input.
以上の動作で、連続的に入力されたデータ(テレビ信号
)の2′1個毎のデータが連続になるようなデータの並
べ替えが出来る。With the above operation, data can be rearranged so that every 2' of continuously input data (television signals) becomes continuous.
今・n−1とし、lフィールド(フィールドは1垂直周
期)前の映像信号データと2フイールド前の映像信号デ
ータとが1ビツト毎にマルチプレクスされて入力される
場合を考えると、出力には、18分の2フイールド前の
映像信号データと18分の1フイールド前の映像信号デ
ータとがIH毎に交互に連続的に出力される。すなわち
、21個毎のデータを連続データに並べ換えて出力する
ことが出来、フィールド補完による高性能ノンインター
レース走査が可能となる。Now, assuming that n-1 is input, the video signal data from l field (a field is one vertical period) and the video signal data from two fields before are multiplexed bit by bit and input. , the video signal data of 2/18 fields before and the video signal data of 1/18 field before are alternately and continuously output for each IH. That is, it is possible to rearrange every 21 pieces of data into continuous data and output it, making it possible to perform high-performance non-interlaced scanning using field interpolation.
また、mビット順次アドレスを発生する回路とnビット
順次アドレスを発生する回路の出力変化レートの関係を
ライトアドレス発生回路と、リードアドレス発生回路と
で、前記例と逆にすれば、連続的に入力された映像信号
データを、ライン周期で1ビー/ ト毎にマルチプレク
スできることになる。Furthermore, if the relationship between the output change rates of the circuit that generates m-bit sequential addresses and the circuit that generates n-bit sequential addresses is reversed for the write address generation circuit and the read address generation circuit, it is possible to continuously This means that the input video signal data can be multiplexed for each beat in the line period.
また、mビット順次アドレスを発生する回路の最上位ビ
ットの変化レートでnビット順次アドレ。Also, n-bit sequential addresses are generated at the change rate of the most significant bit of a circuit that generates m-bit sequential addresses.
スを発生する回路のアドレスが変化するようにすれば、
FIFO(ファースト・イン・ファースト・アウト)が
実現できる。If you change the address of the circuit that generates the
FIFO (first in first out) can be realized.
第1図は本発明の一実施例を示すブロック図である。本
実施例はNTSC方式の映像信号を4・fscの周波数
で標本化し、A/D変換器でデジタル信号に変換された
データを扱うものとする。FIG. 1 is a block diagram showing one embodiment of the present invention. In this embodiment, it is assumed that an NTSC video signal is sampled at a frequency of 4.fsc, and the data is converted into a digital signal by an A/D converter.
第1図において、1はメモリアレイで容量は2048ビ
ツトとする。2はデジタル化された映像データの入力端
子、3はライトアドレスデコーダ、4は1ビツトの順次
アドレス発生回路、5は10ビツトの順次アドレス発生
回路、6は切替えスイッチでモード切替え信号(図示せ
ず)により、接点1. II、 IIIのいずれか
が選択されるものとする。In FIG. 1, 1 is a memory array with a capacity of 2048 bits. 2 is an input terminal for digitized video data, 3 is a write address decoder, 4 is a 1-bit sequential address generation circuit, 5 is a 10-bit sequential address generation circuit, and 6 is a changeover switch that outputs a mode change signal (not shown). ), contact 1. It is assumed that either II or III is selected.
7.8も切替えスイッチで機能は切替えスイッチ6と同
様である。7.8 is also a changeover switch and has the same function as changeover switch 6.
9はパルスの立上りエツジ検出回路、10は2分周回路
、11はライトクロックWCLK入力端子、12はコン
トロール信号C3Iの入力端子である。1ビツトの順次
アドレス発生回路4と10ビツトの順次アドレス発生回
路5とで11ビツトのライトアドレス発生回路を構成す
る。13はメモリセルアレイ1から読み出されるデジタ
ルデータの出力端子、14はリードアドレスデコーダ、
15は1ビツトの順次アドレス発生回路、16は10ビ
ツトの順次アドレス発生回路、17.18゜19はモー
ド切替信号で接点1. II、 mを選択する切替
えスイッチ、20はコントロール信号cs2の入力端子
、21はリードクロフクRCLK入力端子である。1ビ
ツトの順次アドレス発生回路15と10ビツトの順次ア
ドレス発生回路16とでリードアドレス発生回路を構成
する。9 is a pulse rising edge detection circuit, 10 is a frequency divider by 2 circuit, 11 is a write clock WCLK input terminal, and 12 is an input terminal for the control signal C3I. A 1-bit sequential address generation circuit 4 and a 10-bit sequential address generation circuit 5 constitute an 11-bit write address generation circuit. 13 is an output terminal for digital data read from the memory cell array 1; 14 is a read address decoder;
15 is a 1-bit sequential address generation circuit, 16 is a 10-bit sequential address generation circuit, 17.18°19 is a mode switching signal, and contacts 1. 20 is an input terminal for the control signal cs2, and 21 is a lead clock RCLK input terminal. A 1-bit sequential address generation circuit 15 and a 10-bit sequential address generation circuit 16 constitute a read address generation circuit.
ただし、ライトアドレス発生回路とリードアドレス発生
回路において、1ビット順次アドレス発住回路が上位ビ
ットになるものとする。However, in the write address generation circuit and the read address generation circuit, the 1-bit sequential address generation circuit is assumed to be the upper bit.
順次アドレス発生回路4,5,15.16は、同期式カ
ウンタで構成し、Cl nはキャリー入力端子、CLK
はクロック入力端子、Rはリセント入力端子、Qは出力
端子とする。The sequential address generation circuits 4, 5, 15.16 are composed of synchronous counters, Cln is a carry input terminal, and CLK is a carry input terminal.
is a clock input terminal, R is a recent input terminal, and Q is an output terminal.
メモリセルアレイ1のメモリセルの一具体例を第2図に
示す、このメモリセルは、第2図に見られるように、書
き込みビット線と読み出しビット線を独立に有するデュ
アルポートセルである。22.23は読み出しビット線
、24.25は書き込みビット線、26は書き込みワー
ド線、27は読み出しワード線、28.29はNMOS
トランジスタ、30.31は書込み用トランスファゲー
ト、32.33は読み出し用トランスファゲート、34
.35は負荷抵抗である。A specific example of a memory cell of the memory cell array 1 is shown in FIG. 2. As seen in FIG. 2, this memory cell is a dual port cell having independent write bit lines and read bit lines. 22.23 is a read bit line, 24.25 is a write bit line, 26 is a write word line, 27 is a read word line, 28.29 is NMOS
Transistor, 30.31 is a write transfer gate, 32.33 is a read transfer gate, 34
.. 35 is a load resistance.
このメモリセルは、同一のビット線を共有する複数のメ
モリセルにおいて、任意の1つが書き込み、別の任意の
1つが読み出し、の動作を行うことが可能である。Among a plurality of memory cells sharing the same bit line, any one of the memory cells can perform a write operation, and another arbitrary one can perform a read operation.
まず、第1のモードについて説明する。第1図中の切替
スイッチ6.7,8.1?、18.19の接点をIに接
続だ場合の等価ブロック図を第3図に、またタイミング
チャート例を第4図に示す。First, the first mode will be explained. Changeover switch 6.7, 8.1 in Figure 1? , 18 and 19 are connected to I, an equivalent block diagram is shown in FIG. 3, and an example timing chart is shown in FIG. 4.
第1図と同一符号のブロックは同一機能を有するものと
する。It is assumed that blocks with the same symbols as in FIG. 1 have the same functions.
第4図の(a)は周波数8fscのライトクロックWC
LKで、第3図の入力端子11より入力される。Figure 4 (a) is a write clock WC with a frequency of 8 fsc.
LK, which is input from the input terminal 11 in FIG.
第4図(blは周波数8 fscのリードクロックRC
LKで入力端子21より入力される。(C)はコントロ
ール信号C81で、ライトクロックWCLKが1820
個入力される毎に、入力端子12より入力される。(d
lはコントロール信号C32で、リードクロックRCL
K910個毎に、入力端子20より入力される。tel
はライトアドレスデコーダ3の入力を10進数で示した
ものであり、(f)はリードアドレスデコーダ14の入
力を10進数で示したものである。Figure 4 (bl is read clock RC with frequency 8fsc)
LK is input from the input terminal 21. (C) is the control signal C81, and the write clock WCLK is 1820.
It is input from the input terminal 12 every time the number is input. (d
l is the control signal C32, read clock RCL
Each K910 is inputted from the input terminal 20. tel
(f) shows the input to the write address decoder 3 in decimal notation, and (f) shows the input to the read address decoder 14 in decimal notation.
+e)、 (f)のアドレス出力より、データ入力端子
2から入力された連続データは、1個とびの連続データ
に並べ替えりれて出力端子13より出力される。Based on the address outputs +e) and (f), the continuous data input from the data input terminal 2 is rearranged into discrete continuous data and output from the output terminal 13.
データ入力端子2より、1フイールド遅延素子前後のデ
ータつまり、1フイールド遅延される前のデータと遅延
された後のデータが1ビツト毎にマルチプレクサされて
入力されると、出力には、lフィールド遅延前の連続デ
ータと1フイールド遅延後の連続データが1ライン毎に
交互に出力されることになる。When data before and after one field delay element, that is, data before and after one field delay, are multiplexed bit by bit and input from data input terminal 2, the output is one field delay element. The previous continuous data and the continuous data after one field delay are output alternately for each line.
この様子を第5図に人出力データの概念図として示す。This situation is shown in FIG. 5 as a conceptual diagram of human output data.
(alが入力データ、(b)が出力データである。(al is input data, (b) is output data.
八が周波数4fscでサンプリングされた1フイールド
遅延前の映像データ、Bが4fscでサンプリングされ
た1フイールド遅延後の映像データとすると、出力には
、3fscのデータレートで1フイールド遅延前のデー
タAが1ライン分連続して出力され、その後1フイール
ド遅延後のデータBが1ライン分出力される。If 8 is video data sampled at a frequency of 4fsc before a 1-field delay, and B is video data sampled at 4fsc after a 1-field delay, then the output is data A before a 1-field delay at a data rate of 3fsc. One line is continuously output, and then data B after one field delay is output for one line.
これにより、1フイールド前のデータによるノンインタ
ーレース走査が可能になる。This enables non-interlaced scanning using data from one field before.
なお、第3図のブロック図および第4図のタイミングチ
ャートにおいては説明をわかりやすくするため、ライト
アドレスとリードアドレスの0番地が時間軸上−致する
ようにしたが、実際はリードアドレスを若干先行させ、
同一アドレスのメモリセルに対しては、リードアクセス
を先行させる。Note that in the block diagram in Figure 3 and the timing chart in Figure 4, addresses 0 of the write address and read address are aligned on the time axis to make the explanation easier to understand, but in reality, the read address is set slightly ahead. let me,
Read access is performed first for memory cells at the same address.
これは、コントロール信号C3Iを遅延させることによ
り簡単にできる。This can be easily done by delaying the control signal C3I.
次に第Hのモードについて説明する。第1図中の切替え
スイッチ6.7,8.17,18.19が、接点Hに接
続されている場合の等価ブロック図を第6図に、タイミ
ングチャート例を第7図に示す。Next, the H-th mode will be explained. An equivalent block diagram when the changeover switches 6.7, 8.17, and 18.19 in FIG. 1 are connected to contact H is shown in FIG. 6, and an example timing chart is shown in FIG. 7.
第1図と同一符号のブロックは同一機能を有するブロッ
クとする。Blocks with the same reference numerals as in FIG. 1 are blocks having the same functions.
第7図の(alは入力端子11から入力される周波数4
fscのライトクロックWCLK、(blは入力端子2
1から入力される周波数8fscリードクロフクRCL
K、(C)は入力端子12から入力されるコントロール
信号C3Iで、ライトクロック910個毎に入力される
。(cl+は入力端子20から入力されるコントロール
信号CS2で、リードクロック1820個毎に入力され
る。(e)はライトアドレスデコーダ入力を10進数で
表わしたもので、(f)はリードアドレスデコーダ入力
を10進数で表わしたものである。In FIG. 7, (al is the frequency 4 input from the input terminal 11.
fsc write clock WCLK, (bl is input terminal 2
Frequency 8fsc lead clofuku RCL input from 1
K and (C) are control signals C3I input from the input terminal 12, which are input every 910 write clocks. (cl+ is the control signal CS2 input from the input terminal 20, which is input every 1820 read clocks. (e) is the write address decoder input expressed in decimal notation, and (f) is the read address decoder input is expressed in decimal notation.
(el、 (f)のデコーダ出力かられかるように、デ
ータレート4fscで入力端子2より入力されたデータ
は、1ライン(データ910個分)遅延されたデータと
、2ライン遅延されたデータとが1ビツト毎にマルチプ
レクスされて出力されることになる。(el, As can be seen from the decoder output in (f), the data input from input terminal 2 at a data rate of 4fsc is divided into data delayed by 1 line (910 pieces of data) and data delayed by 2 lines. are multiplexed bit by bit and output.
データ出力端子13からの出力を1ビツト毎に交互にデ
マルチプレクスすることにより、■ライン遅延データと
2ライン遅延データが容易に得られ、さらに現映像信号
データとともに3ライン分のデータで2次元フィルタの
演算が可能になる。By alternately demultiplexing the output from the data output terminal 13 bit by bit, line delay data and 2-line delay data can be easily obtained, and in addition to the current video signal data, 3 lines of data can be used to create two-dimensional data. Filter calculation becomes possible.
第8図に、入出力データの概念図を示す。A〜Dは、そ
れぞれ同一ラインのデータである。FIG. 8 shows a conceptual diagram of input/output data. A to D are data on the same line.
第6図、第7図、第8図の例では、マルチプレクスされ
た出力データは、1ライン毎に先行データが逆転してい
る。実際は第8図fc)に示すような出力データが望ま
しい。第6図、第7図の例では発明をわかりやすくする
ために用いた。第8図(c)に示すようなデータを得る
ことは数ゲートの論理ゲートを付加すれば可能である。In the examples shown in FIGS. 6, 7, and 8, in the multiplexed output data, the preceding data is reversed for each line. Actually, output data as shown in FIG. 8fc) is desirable. The examples in FIGS. 6 and 7 are used to make the invention easier to understand. Obtaining data as shown in FIG. 8(c) is possible by adding several logic gates.
また、第4図と同様、アドレスの0番地が時間軸上−致
しているが、リードアドレスが先行するのが望ましい。Further, as in FIG. 4, the addresses 0 are aligned on the time axis, but it is desirable that the read address precedes the address.
第■のモードについて説明する。第1図中の切替えスイ
ッチ6.7,8.17,18.19の接続を接点■にし
た場合の等価ブロック図を第9図に、タイミングチャー
トの例を第10図に示す。The second mode will be explained. FIG. 9 shows an equivalent block diagram when the changeover switches 6.7, 8.17, and 18.19 in FIG. 1 are connected to contacts 2, and FIG. 10 shows an example of a timing chart.
第10図において、(a)は入力端子11がら入力され
る周波数4fscのライトクロックWCLK、(blは
入力端子21から入力される周波数4fscのリードク
ロックRCLK、(C1は入力端子12がら入力される
コントロール信号C3Iでライトクロック910個毎の
周期で入力されるものとする。(dlは入力端子20か
ら入力されるコントロール信号CS2でリードクロック
910個毎の周期で入力されるものとする。In FIG. 10, (a) is a write clock WCLK with a frequency of 4 fsc inputted from the input terminal 11, (bl is a read clock RCLK with a frequency of 4 fsc inputted from the input terminal 21, and (C1 is inputted from the input terminal 12). It is assumed that the control signal C3I is input at a cycle of every 910 write clocks. (dl is the control signal CS2 input from the input terminal 20 and is input at a cycle of every 910 read clocks.
(Q)は、ライトアドレス発生回路のアドレス出力を1
0進数で示したものである。(f)は、リードアドレス
発生回路のアドレス出力を10進数で表わしたものであ
る。(Q) is the address output of the write address generation circuit.
It is shown in 0 base number. (f) represents the address output of the read address generation circuit in decimal notation.
この例では入力データをIH遅延したデータが出力に得
られる。In this example, data obtained by IH-delaying input data is obtained at the output.
第9図、第10図から容易に推察されるように、コント
ロール信号C3I、C32の入力周期を変えれば、メモ
リセルアレイ1の容量の範囲内で任意の時間の遅延を得
ることができる。As can be easily inferred from FIGS. 9 and 10, by changing the input period of the control signals C3I and C32, it is possible to obtain an arbitrary time delay within the capacity of the memory cell array 1.
この例でも、リードアドレスとライトアドレスのO番地
が時間軸上−致しているが、これは説明をわかりやすく
するためで、コントロール信号C81を1クロック程度
遅らせば容易にリードアドレスを先行させることができ
る。In this example as well, the O addresses of the read address and write address are aligned on the time axis, but this is for the sake of clarity; the read address can easily be made to precede the read address by delaying the control signal C81 by about one clock. can.
第11図に本発明の他の実施例を示す。これは、第9図
に示す第■のモードに、リードアドレス発生回路の出力
を入力とするデコーダ36を接続し、デコーダ36の出
力をデコード出力端子37を介して、コントロール信号
入力端子12.20に導いたものである。FIG. 11 shows another embodiment of the present invention. This is achieved by connecting a decoder 36 which receives the output of the read address generation circuit as an input to the mode (2) shown in FIG. This led to
デコーダ36は、外部からのモード切替信号により、数
種のデコード出力が得られるものとする。It is assumed that the decoder 36 can obtain several types of decoded outputs in response to a mode switching signal from the outside.
第11図に示す構成により、あらかじめ設定した数種の
デコード出力に対する遅延時間を周辺回路の増加なくし
て得ることが可能である。With the configuration shown in FIG. 11, it is possible to obtain delay times for several preset decode outputs without increasing the number of peripheral circuits.
第12図に、第9図に示す第■のモードの他の実施例、
すなわち第11図に示した実施例のタイミングチャート
の概念図を示す。第12図において、(alは入力端子
2から入力されるデータレート4fscの入力データで
、A−Dは、それぞれ1ライン分(910個)のデータ
で構成される。(blは入力端子12から入力されるコ
ントロール信号C81で1ライン周期で入力される。(
C1は入力端子20から入力されるコントロール信号C
32で、コントロール信号C3Iに対し、2/3H時間
遅れて、1ライン周期で入力されるものとする。(dl
は、アウトプットイネーブル信号で、この信号がハイの
期間に、データ出力端子13からデータが出力されるも
のとし、コントロール信号C32のタイミングで立ち上
り、コントロール信号C3Iのタイミングで立ち下るも
のとする。FIG. 12 shows another embodiment of the mode (■) shown in FIG. 9,
That is, a conceptual diagram of the timing chart of the embodiment shown in FIG. 11 is shown. In FIG. 12, (al is the input data input from input terminal 2 at a data rate of 4 fsc, A-D are each composed of data for one line (910 pieces), (bl is input data from input terminal 12) The input control signal C81 is input at one line period. (
C1 is the control signal C input from the input terminal 20
32, it is assumed that the control signal C3I is input at one line period with a delay of 2/3H time. (dl
is an output enable signal, and data is output from the data output terminal 13 while this signal is high, rising at the timing of the control signal C32 and falling at the timing of the control signal C3I.
アウトプットイネーブル信号に関しては当業者にとって
は周知のもので、特に図示していない。Output enable signals are well known to those skilled in the art and are not specifically illustrated.
(elは出力端子13からの出力データである。(f)
は時間軸を表わすものとする。(el is the output data from the output terminal 13. (f)
represents the time axis.
第12図の例では、入力端子11がら入力されるライト
クロツタの周波数は4fsc/3にし、入力端子21か
ら入力されるリードクロツタの周波数は4fscとする
。このようにすると、データレート4fscで入力され
たデータAは、時刻t、がら2個とびにデータがO番地
から書き込まれていく。そして、時刻t2からは、0番
地からデータが読み出される。これにより、データ圧縮
が可能となる。In the example of FIG. 12, the frequency of the write crotter input from the input terminal 11 is set to 4 fsc/3, and the frequency of the read crotter input from the input terminal 21 is set to 4 fsc. In this way, data A input at a data rate of 4 fsc is written from address O every two pieces at time t. Then, from time t2, data is read from address 0. This allows data compression.
この機能はフィールドメモリと並用して、テレビにおい
て、全体の画面に小画面をはめ込む、いわゆるピクチャ
ーインピクチャーの機能を実現できる。This function can be used in conjunction with field memory to realize the so-called picture-in-picture function of fitting a small screen into the entire screen on a television.
また第9図の構成は、先に述べたようにメモリセルとし
て第5図に示すようなデュアルポートセルを用いれば、
ライトクロツタ、リードクロックは独立の周波数に選ぶ
ことができるので、時間軸の圧縮、伸張ができることは
容易に推察できる。Furthermore, the configuration of FIG. 9 can be achieved by using a dual port cell as shown in FIG. 5 as a memory cell as described above.
Since the write clock and read clock can be selected to have independent frequencies, it is easy to infer that the time axis can be compressed or expanded.
第1図に示した各切替えスイッチは、外部からの2ビツ
トのデジタル信号を入力とする論理回路で容易に実現で
きる。Each changeover switch shown in FIG. 1 can be easily realized by a logic circuit that receives an external 2-bit digital signal as input.
第1図の順次アドレス発生回路4,15は、1ビツトと
したが、これは1ビツトに限定されるものではない、n
ビットとすると、2′1個毎のデータの並べ替えが容易
になる。Although the sequential address generation circuits 4 and 15 in FIG. 1 are 1 bit, this is not limited to 1 bit.
Using bits makes it easy to rearrange data in units of 2'.
本実施例では、NTSC信号を4fscで標本化したデ
ータの処理について説明したが、本発明は信号のフォー
マットには依存しない。In this embodiment, processing of data obtained by sampling an NTSC signal at 4 fsc has been described, but the present invention does not depend on the format of the signal.
また、本実施例では、入出力データは並列1ビツトで説
明したが、メモリセルアレイ1および、入出力端子を増
加すれば並列データ入力に対応できるのは容易に類推で
きる。映像信号の場合、6〜8ビツトの並列が適当であ
る。Further, in this embodiment, the input/output data has been described as being 1-bit parallel, but it can be easily inferred that parallel data input can be supported by increasing the memory cell array 1 and the input/output terminals. In the case of video signals, 6 to 8 bits in parallel is appropriate.
本発明によれば、モード切替え信号(2ビット程度のデ
ジタル信号)で切替えることにより、入出力間でのデー
タの並べ替え、データの任意時間の遅延、データ圧縮1
時間軸の圧縮、伸張等が、1個のメモリICで出来るよ
うになり、デジタルTV、VTRの各種機能が、少ない
コストで実現できる。According to the present invention, by switching with a mode switching signal (approximately 2-bit digital signal), data can be rearranged between input and output, data can be delayed for any arbitrary time, and data can be compressed.
Compression, expansion, etc. of the time axis can now be performed with a single memory IC, and various functions of digital TV and VTR can be realized at low cost.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図におけるメモリアレイ中のメモリセルの具体例を
示す回路図、第3図は本発明の第1の実施態様を示すブ
ロック図、第4図は第3図の回路動作説明のためのタイ
ミングチャート例を示すチャート、第5図は、第3図、
第4図の例の入出力データ概念図、第6図は本発明の第
2の実施態様を示すブロック図、第7図は、第6図の回
路動作説明のためのタイミングチャート例を示すチャー
ト、第8図は、第6図、第7図の例の入出力データ概念
図、第9図は本発明の第3の実施態様を示すブロック図
、第10図は第9図の回路動作説明のためのタイミング
チャート例を示すチャート、第11図は本発明の他の実
施例を示すブロック図、第12図は、第11図の回路動
作説明のためのタイミングチャート例を示すチャート、
である。
符号の説明
1・・・メモリアレイ、2・・・ライトアドレスデコー
ダ、4・・・1ビット順次アドレス発生回路、5・・・
10ビット順次アドレス発生回路、6〜8・・・切替ス
イッチ、14・・・リードアドレスデコーダ、15・・
・1ビット順次アドレス発生回路、16・・・10ビッ
ト順次アドレス発生回路、17〜19・・・切替スイッ
チ
代理人 弁理士 並 木 昭 夫
笥 1 図
虜 2 図
aaS図
(α)
(C)
AZ Z Z ZA2AABABABA8ABAB
BCBCBC8C8CBCC[)CCI冥 3 図
C1;
0oaWCLK C5t
CS’2 RCLK第 66I+
Or、、
DαよWCLx C5I
C52RCLK賓 9 図
WCLK C5I CS2
RCLに第11 図FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing a specific example of a memory cell in the memory array in FIG. 1, and FIG. 3 is a block diagram showing a first embodiment of the present invention. 4 is a chart showing an example of a timing chart for explaining the circuit operation of FIG. 3, and FIG. 5 is a block diagram shown in FIG.
FIG. 4 is a conceptual diagram of input/output data of the example, FIG. 6 is a block diagram showing the second embodiment of the present invention, and FIG. 7 is a chart showing an example of a timing chart for explaining the circuit operation of FIG. 6. , FIG. 8 is a conceptual diagram of the input/output data of the example shown in FIGS. 6 and 7, FIG. 9 is a block diagram showing the third embodiment of the present invention, and FIG. 10 is an explanation of the circuit operation of FIG. 9. 11 is a block diagram showing another embodiment of the present invention; FIG. 12 is a chart showing an example timing chart for explaining the circuit operation of FIG. 11;
It is. Explanation of symbols 1...Memory array, 2...Write address decoder, 4...1-bit sequential address generation circuit, 5...
10-bit sequential address generation circuit, 6 to 8... changeover switch, 14... read address decoder, 15...
・1-bit sequential address generation circuit, 16... 10-bit sequential address generation circuit, 17-19... Changeover switch agent Patent attorney Akira Namiki Futsu 1 Figure 2 Figure aaS diagram (α) (C) AZ Z Z Z ZA2AABABABA8ABAB
BCBCCBC8C8CBCC[)CCIMei 3 Figure C1;
0oaWCLK C5t
CS'2 RCLK No. 66I+ Or,,
Dαyo WCLx C5I
C52RCLK Guest 9 Figure WCLK C5I CS2
Figure 11 for RCL
Claims (1)
レスに従って画像情報を書き込まれ、リードアドレス発
生回路から供給されるリードアドレスに従って画像情報
を読み出されるビデオメモリにおいて、 前記ライトアドレス発生回路として、入力ライトクロッ
クをカウントしてmビット順次アドレスを発生する第1
の回路と、同じく入力ライトクロックをカウントしてn
ビット順次アドレスを発生する第2の回路と、から成り
、(m+n)ビットのライトアドレスを発生するアドレ
ス発生回路を用いると共に、前記第1の回路と第2の回
路の接続態様を切り替えて、入力ライトクロックに対す
る前記(m+n)ビットの出力ライトアドレスのアドレ
ス変化態様を切り替える第1の切り替え回路を具備し、 前記リードアドレス発生回路として、入力リードクロッ
クをカウントしてmビット順次アドレスを発生する第3
の回路と、同じく入力リードクロックをカウントしてn
ビット順次アドレスを発生する第4の回路と、から成り
、(m+n)ビットのリードアドレスを発生するアドレ
ス発生回路を用いると共に、前記第3の回路と第4の回
路の接続態様を切り替えて、入力リードクロックに対す
る前記(m+n)ビットの出力リードアドレスのアドレ
ス変化態様を切り替える第2の切り替え回路を具備し、 て成ることを特徴とするビデオメモリ(但し、m、nは
それぞれ任意の整数)。[Scope of Claims] 1. In a video memory in which image information is written according to a write address supplied from a write address generation circuit and image information is read according to a read address supplied from a read address generation circuit, the write address generation circuit comprises: , the first one counts the input write clock and generates an m-bit sequential address.
This circuit also counts the input write clock and calculates n
and a second circuit that generates a bit-sequential address, and uses an address generation circuit that generates an (m+n) bit write address, and switches the connection mode between the first circuit and the second circuit to generate an input signal. a first switching circuit that switches an address change mode of the (m+n)-bit output write address with respect to a write clock;
This circuit also counts the input read clock and calculates n
and a fourth circuit that generates bit-sequential addresses, and uses an address generation circuit that generates (m+n) bit read addresses, and switches the connection mode between the third circuit and the fourth circuit to generate an input signal. A video memory comprising: a second switching circuit that switches an address change mode of the (m+n)-bit output read address with respect to a read clock (where m and n are each arbitrary integers).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61142668A JPH0797851B2 (en) | 1986-06-20 | 1986-06-20 | Video memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61142668A JPH0797851B2 (en) | 1986-06-20 | 1986-06-20 | Video memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS631174A true JPS631174A (en) | 1988-01-06 |
JPH0797851B2 JPH0797851B2 (en) | 1995-10-18 |
Family
ID=15320716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61142668A Expired - Lifetime JPH0797851B2 (en) | 1986-06-20 | 1986-06-20 | Video memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0797851B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5395581A (en) * | 1990-11-14 | 1995-03-07 | Imperial Chemical Industries Plc. | Process for drawing a web |
-
1986
- 1986-06-20 JP JP61142668A patent/JPH0797851B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5395581A (en) * | 1990-11-14 | 1995-03-07 | Imperial Chemical Industries Plc. | Process for drawing a web |
Also Published As
Publication number | Publication date |
---|---|
JPH0797851B2 (en) | 1995-10-18 |
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