JPS63110819A - A/d converter circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、オフセットエラーの自動的な補償が可能な
電荷再配分型のＡ／Ｄコンバータ回路に関するもので、
特に音声合成・分析、および音声認識等のアナログ回路
の出力をＡ／Ｄ変換するのに好適なものである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a charge redistribution type A/D converter circuit that can automatically compensate for offset errors.
It is particularly suitable for A/D conversion of the output of an analog circuit for speech synthesis/analysis and speech recognition.
（従来の技術）
一般に、電荷再配分型のＡ／Ｄコンバータ回路は、例え
ば第６図に示すように構成されている。(Prior Art) Generally, a charge redistribution type A/D converter circuit is configured as shown in FIG. 6, for example.
第６図において、１１はアナログ入力電圧ＶＩＮが入力
されるアナログ入力端子で、この入力端子１１にはスイ
ッチ１２の一端が接続される。このスイッチ１２の他端
側ノードＮ１には、スイッチ１３０〜１３ｎの各固定接
点Ｃが共通接続される。上記スイッチ１３０−１３ｎの
各固定接点すにはアナロググランドＶＣが、各固定接点
ｄには基準電源ＶＲがそれぞれ接続される。また、上記
スイッチ１３．〜１３ｎの各可動接点ａにはコンデンサ
Ｃｏ〜Ｃｎの一方の電極がそれぞれ接続され、これらコ
ンデンサＣｏ＝Ｃｎの他方の電極は共通接続される。上
記コンデンサＣ１〜Ｃｎの各容量には ２ｎ−ｔ（ｎ＝
１．２．・・・）の重み付がされており、コンデンサｃ
ｏの容量はＣ１と同じになっている。上記コンデンサＣ
ｏ−Ｃｎの他方の電極側共通接続点（ノードＮ２）には
、コンパレータ１４の非反転入力端（＋）が接続される
とともに、このノードＮ２と電源Ｖａ間にはスイッチ１
５が接続される。In FIG. 6, reference numeral 11 denotes an analog input terminal to which an analog input voltage VIN is input, and one end of a switch 12 is connected to this input terminal 11. The fixed contacts C of the switches 130 to 13n are commonly connected to the other end node N1 of the switch 12. An analog ground VC is connected to each fixed contact of the switches 130 to 13n, and a reference power source VR is connected to each fixed contact d. In addition, the switch 13. One electrode of capacitors Co to Cn is connected to each of the movable contacts a to 13n, respectively, and the other electrodes of these capacitors Co=Cn are commonly connected. Each capacitance of the above capacitors C1 to Cn has 2n-t (n=
1.2. ), and the capacitor c
The capacity of o is the same as C1. Above capacitor C
The non-inverting input terminal (+) of the comparator 14 is connected to the common connection point (node N2) on the other electrode side of o-Cn, and a switch 1 is connected between this node N2 and the power supply Va.
5 is connected.
上記コンパレータ１５の反転入力端（−）には上記電源
Ｖａが接続され、その比較出力がＡ／Ｄデータラッチ回
路１６に供給されてラッチされる。そして、このラッチ
回路１Ｂから上記アナログ入力電圧ＶＩＨに対応したデ
ィジタル出力り、υ丁を得るとともに、このラッチ回路
１６の出力が図示しないデコーダに供給される。このデ
コーダの出力は、前記スイッチ１３．〜１３ｎおよび一
端が一括してノードＮ１に接続されたスイッチ１７ｏ
−１７，５に供給され、これらのスイッチを予め定めら
れた規則に従って選択的にオン／オフ制御する。上記ス
イッチ１７．〜１７．５の他端には、基準電源ＶＲとア
ナロググランドＶＧ間に直列接続された抵抗Ｒ８〜Ｒ１
５の各接続点が接続される。The power supply Va is connected to the inverting input terminal (-) of the comparator 15, and the comparison output thereof is supplied to the A/D data latch circuit 16 and latched. A digital output corresponding to the analog input voltage VIH is obtained from the latch circuit 1B, and the output of the latch circuit 16 is supplied to a decoder (not shown). The output of this decoder is connected to the switch 13. ~13n and a switch 17o whose one end is collectively connected to node N1
-17,5 to selectively control these switches on/off according to predetermined rules. Said switch 17. ~17.5 has resistors R8 to R1 connected in series between the reference power supply VR and the analog ground VG.
5 connection points are connected.
次に、上記のような構成においてＡ／Ｄ変換精度を１０
ビツトとし、ｎｍ６、ＶＧ−Ｖａ−０（Ｖ）として動作
を説明する。まず、アナログ入力電圧ＶＩＮのサンプリ
ングを行なうために、スイッチ１２．１５をオン状態に
設定するとともに、スイッチ１３ｏ〜１３７１の各可動
接点ａを各固定接点Ｃ側に接続する。これによって、コ
ンデンサアレイ（コンデンサＣＯ〜ＣｒＬ）にアナログ
入力電圧ＶＩＮのレベルに応じた量の電荷が蓄積される
。Next, in the above configuration, increase the A/D conversion accuracy to 10
The operation will be explained assuming a bit, nm6, and VG-Va-0 (V). First, in order to sample the analog input voltage VIN, the switches 12.15 are turned on, and the movable contacts a of the switches 13o to 1371 are connected to the fixed contacts C side. As a result, an amount of charge corresponding to the level of the analog input voltage VIN is accumulated in the capacitor array (capacitors CO to CrL).
この時の電荷量は、次式（１）で表わされる。The amount of charge at this time is expressed by the following equation (1).
−６４−ｃ、 ｅ ＶＩ Ｎ
−（１）サンプリング終了後、まずＡ／Ｄ変換出力
の最上位ビットに“１”を、その他のビットには“０”
をそれぞれ設定する。これによって、図示しないデコー
ダの出力により上記スイッチ１２．１５がオフ状態、ス
イッチ１３．〜１３ト、の各可動接点ａが各固定接点す
に接続されるとともに、スイッチ１３ｎの可動接点ａが
固定接点ｄに接続される。上記各スイッチのスイッチン
グ状態によりサンプリング時に蓄積された電荷が再配分
される。この時のノードＮ２の電位をコンパレータ１４
でＶａと比較することにより最上位ビットが上記予め設
定した“１”か否かを判定する。そして、“１”で良い
場合にはそのまま次の下位ビットの処理に移り、“１″
でない場合には上記最上位ビットに予め設定した“１”
をリセットして“０”とする。-64-c, e VIN
- (1) After sampling, first set “1” to the most significant bit of the A/D conversion output, and set “0” to other bits.
Set each. As a result, the switches 12.15 are turned off by the output of a decoder (not shown), and the switches 13.15 are turned off. The movable contacts a of switch 13n are connected to the fixed contacts a, and the movable contacts a of the switch 13n are connected to the fixed contact d. The charges accumulated during sampling are redistributed depending on the switching state of each of the switches. The potential of node N2 at this time is determined by the comparator 14.
By comparing it with Va, it is determined whether the most significant bit is the preset "1" or not. Then, if “1” is sufficient, the process moves directly to the next lower bit, and “1”
If not, the most significant bit above is set to “1” in advance.
is reset to “0”.
次に、最上位ビットから２番目のビットに“１”を設定
することにより、スイッチ１３ｒＬ−１の可動接点ａが
固定接点ｄに接続され（この時、スイッチ１３ｒＬの可
動接点ａは前記動作で設定されたデータに従い“１°の
時は固定接点ｄに接続され、“０”の時は固定接点すに
接続される）、上述したコンパレータ１４による比較動
作が行なわれる。以下、同様にしてスイッチ１３ｒＬ−
２〜１３１の各可動接点ａが固定接点ｄに順次接続され
上位ビットのディジタルデータＤ、υτを得る。Next, by setting "1" to the second bit from the most significant bit, the movable contact a of the switch 13rL-1 is connected to the fixed contact d (at this time, the movable contact a of the switch 13rL is connected to the fixed contact d in the above operation. According to the set data, the above-mentioned comparison operation is performed by the comparator 14 (when it is 1°, it is connected to the fixed contact d; when it is 0, it is connected to the fixed contact I). 13rL-
Each of the movable contacts a from 2 to 131 is sequentially connected to the fixed contact d to obtain the upper bit digital data D, υτ.
次に、スイッチ１３ｏの可動接点ａが固定接点Ｃに接続
され、スイッチ１７０〜１７１５が選択的にオン／オフ
制御されることにより、ノードＮ１の電位を変化させて
コンパレータ１４による比較が行なわれる。この際、ま
ず、中点のスイッチ１７８がオン状態に設定され、ノー
ドＮ１の電位が基準電源ＶＲとアナロググランドＶＧと
の中間電位に設定される。そして、コンパレータ１４に
よる比較結果に応じてスイッチ１７１２あるいは１７４
が選択されてオン状態に設定される。以下同様にしてノ
ードＮ１の電位を順次変化させて下位ビットのディジタ
ルデータＤ、υ丁を得る。Next, the movable contact a of the switch 13o is connected to the fixed contact C, and the switches 170 to 1715 are selectively controlled on/off, thereby changing the potential of the node N1 and performing a comparison by the comparator 14. At this time, first, the switch 178 at the middle point is set to the on state, and the potential of the node N1 is set to the intermediate potential between the reference power supply VR and the analog ground VG. Then, depending on the comparison result by the comparator 14, the switch 1712 or 174
is selected and set to the on state. Thereafter, in the same manner, the potential of the node N1 is sequentially changed to obtain digital data D and υ of the lower bits.
上記ノードＮ２の電圧Ｖｃは次式（２）で表わされる。The voltage Vc at the node N2 is expressed by the following equation (2).
Ｃｏｔ（３２・Ｄ１０＋１６・Ｄ９＋８・Ｄ８＋４・Ｄ
７＋２・Ｄ６＋Ｄ５）（ＶＲ−Ｖｃ）＋１／１６ （８
・Ｄ４＋４・Ｄ３＋２・Ｄ２＋Ｄｉ）（ＶＲ−Ｖｃ））
・・・（２）
ここで、ＤＩＯ，Ｄ９．Ｄ８． ・・・は１０ビツト目
。Cot(32・D10+16・D9+8・D8+4・D
7+2・D6+D5) (VR-Vc)+1/16 (8
・D4+4・D3+2・D2+Di)(VR-Vc))...(2) Here, DIO, D9. D8. ... is the 10th bit.
９ビット目、８ビット目、・・・の各データを順次示し
ている。この時、電荷量が一定であるためには、６４・
ＣｏＩＩＶ！Ｎ
するように動作するため、Ｖｃ−Ｖａ−ＯＶで、となる
。この式は、１０ビツトのＡ／Ｄコンバータの変換式で
ある。Each data of the 9th bit, 8th bit, . . . is shown sequentially. At this time, in order for the amount of charge to be constant, 64・
CoIIV! Since it operates as follows, Vc-Va-OV. This equation is a conversion equation for a 10-bit A/D converter.
ところで、電荷再配分型のＡ／Ｄコンバータ回路にはオ
フセットエラーが存在する。このオフセットエラーは、
第７図に示すように理想特性（破線）に対して変換特性
（実線）が所定のオフセットＯＥを持うものである。な
お、第７図においてＧＥはゲインエラーであり、上記オ
フセットエラーおよび非線形エラーとともにＡ／Ｄコン
バータ回路に存在する３つのエラーの中の１つである。Incidentally, an offset error exists in a charge redistribution type A/D converter circuit. This offset error is
As shown in FIG. 7, the conversion characteristic (solid line) has a predetermined offset OE with respect to the ideal characteristic (broken line). Note that in FIG. 7, GE is a gain error, which is one of the three errors that exist in the A/D converter circuit, along with the offset error and nonlinear error.
上記オフセットエラーは音声合成・分析、および音声認
識等のアナログ回路の出力をＡ／Ｄ変換するものにおい
てはシステム自体の誤差となる。例えば音声認識システ
ムにおける無音状態と有音状態の区別の際には、Ａ／Ｄ
変換出力が所定のレベル以上を有音状態、これ以下を無
音状態もしくはノイズとして処理する。この時、オフセ
ットエラーの補償をしていないと上記無音と有音の判定
レベルあるいはこれに近いオフセットエラーが存在する
場合、無音もしくはノイズを有音と誤判定してしまうこ
とになる。The above-mentioned offset error becomes an error in the system itself in a system that A/D converts the output of an analog circuit such as speech synthesis/analysis and speech recognition. For example, when distinguishing between a silent state and a sound state in a voice recognition system, A/D
When the converted output is above a predetermined level, it is processed as a sound state, and when it is below this level, it is processed as a silent state or noise. At this time, if offset error is not compensated for, if there is an offset error at or near the above-mentioned level for determining whether there is sound or sound, silence or noise will be incorrectly determined to be sound.
このため、アナログ回路のハードウェア上にオフセット
補償回路が付加されていない場合には、Ａ／Ｄコンバー
タ回路から出力されたディジタルデータを元にしてオフ
セット電圧を補償しなければならない。しかし、このた
めにはオフセット電圧補償専用のディジタル回路あるい
はＣＰＵと専用ソフトが必要となり、周辺回路あるいは
処理が複雑化する欠点がある。Therefore, if an offset compensation circuit is not added to the hardware of the analog circuit, the offset voltage must be compensated based on the digital data output from the A/D converter circuit. However, this requires a digital circuit dedicated to offset voltage compensation or a CPU and dedicated software, which has the drawback of complicating peripheral circuits and processing.
（発明が解決しようとする問題点）
上述したように、従来のＡ／Ｄコンバータ回路では、オ
フセットエラーを補償しようとすると周辺回路や処理が
複雑化する欠点がある。(Problems to be Solved by the Invention) As described above, the conventional A/D converter circuit has the disadvantage that peripheral circuits and processing become complicated when attempting to compensate for offset errors.
従って、この発明は、上記の欠点を除去するためのもの
で、周辺回路や処理の複雑化を招くことなくオフセット
エラーを補償できるＡ／Ｄコンパ−夕回路を提供するこ
とである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to eliminate the above-mentioned drawbacks, and to provide an A/D comparator circuit that can compensate for offset errors without complicating peripheral circuits or processing.
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、電荷再
配分用のコンデンサアレイにオフセット電圧に相当する
電荷量を差し引くコンデンサを付加することによってオ
フセットエラーを補償するようにしており、Ａ／Ｄ変換
を行なう前にアナログ零閾値電圧をＡ／Ｄ変換してシス
テム全体のオフセット電圧を検出し、これをオフセット
データラッチ回路にラッチした後アナログ入力電圧のＡ
／Ｄ変換を行ない、このＡ／Ｄ変換の際に上記オフセッ
トデータラッチ回路にラッチしたシステム全体のオフセ
ット電圧に対応するデータを電荷量に変換し、電荷再配
分用のコンデンサアレイから差し引くことによってオフ
セットエラー成分を除去するようにしている。[Structure of the invention] (Means and effects for solving the problem) That is, in this invention, in order to achieve the above object, an amount of charge corresponding to the offset voltage is subtracted from the capacitor array for charge redistribution. The offset error is compensated for by adding a capacitor, and before performing A/D conversion, the analog zero threshold voltage is A/D converted to detect the offset voltage of the entire system, and this is used as the offset data latch circuit. After latching to A of the analog input voltage
/D conversion, and during this A/D conversion, the data corresponding to the offset voltage of the entire system latched in the offset data latch circuit is converted into a charge amount, and the offset is calculated by subtracting it from the capacitor array for charge redistribution. I am trying to remove error components.
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明によるＡ／Ｄコンバータ回路の
基本概念を示すブロック図である。第１図において、ア
ナログ入力電圧ＶＩＮが供給されるアナログ入力端子１
８、およびアナログ零閾値電圧Ｖｏが供給されるアナロ
グ零閾値端子１９にはそれぞれ、スイッチ２０の固定接
点ａ、ｂが接続される。このスイッチ２０の可動接点Ｃ
には、アナログ加算器２１が接続される。このアナログ
加算器２１の出力端にはＡ／Ｄコンバータ２２の入力端
が接続され、このＡ／Ｄコンバータ２２の出力は出力端
子２３からディジタルデータＩ）ｏｕ’ｒとして出力さ
れるとともに、オフセットデータラッチ回路２４に供給
されてラッチされる。そして、このオフセットデータラ
ッチ回路２４の出力がＤ／Ａコンバータ２５に供給され
、このＤ／Ａコンバータ２５の出力が上記アナログ加算
器２１に供給されるようにして成る。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the basic concept of an A/D converter circuit according to the present invention. In FIG. 1, analog input terminal 1 is supplied with an analog input voltage VIN.
8 and an analog zero threshold terminal 19 to which the analog zero threshold voltage Vo is supplied, fixed contacts a and b of the switch 20 are connected, respectively. Movable contact C of this switch 20
An analog adder 21 is connected to. The input terminal of an A/D converter 22 is connected to the output terminal of this analog adder 21, and the output of this A/D converter 22 is outputted from an output terminal 23 as digital data I)ou'r, and offset data The signal is supplied to the latch circuit 24 and latched. The output of this offset data latch circuit 24 is supplied to a D/A converter 25, and the output of this D/A converter 25 is supplied to the analog adder 21.
次に、上記のような構成において動作を説明する。まず
、アナログ入力電圧ＶＩＮのＡ／Ｄ変換動作を開始する
前に、アナログ零閾値電圧ＶｏのＡ／Ｄ変換を行なう。Next, the operation in the above configuration will be explained. First, before starting the A/D conversion operation of the analog input voltage VIN, the analog zero threshold voltage Vo is A/D converted.
すなわち、スイッチ２０の可動接点Ｃを固定接点すに接
続し、アナログ零閾値電圧Ｖｏをアナログ加算器２１を
介してＡ／Ｄコンバータ２２に供給する。この時のディ
ジタルデータをオフセットデータラッチ回路２４に供給
してラッチする。次に、上記オフセットデータラッチ回
路２４のラッチデータをＤ／Ａコンバータ２５に供給し
てＤ／Ａ変換する。この状態で、スイッチ２０の可動接
点Ｃを固定接点ａに接続し、アナログ入力電圧ＶＩＮを
アナログ加算器２１に供給する。そして、上記アナログ
入力電圧ＶＩＮから上記Ｄ／Ａコンバータ２５の出力分
の電圧を減算し、この減算結果を上記Ａ／Ｄコンバータ
２２に供給してＡ／Ｄ変換する。そして、このＡ／Ｄコ
ンバータ２２の出力を出力端子２３からディジタルデー
タＤＯＵＴとして得る。That is, the movable contact C of the switch 20 is connected to the fixed contact S, and the analog zero threshold voltage Vo is supplied to the A/D converter 22 via the analog adder 21. The digital data at this time is supplied to the offset data latch circuit 24 and latched. Next, the latch data of the offset data latch circuit 24 is supplied to the D/A converter 25 for D/A conversion. In this state, the movable contact C of the switch 20 is connected to the fixed contact a, and the analog input voltage VIN is supplied to the analog adder 21. Then, the voltage corresponding to the output of the D/A converter 25 is subtracted from the analog input voltage VIN, and the subtraction result is supplied to the A/D converter 22 for A/D conversion. Then, the output of this A/D converter 22 is obtained from the output terminal 23 as digital data DOUT.
このような構成によれば、予めアナログ零閾値電圧Ｖｏ
の入力時のデータ（オフセット電圧データ）を検出して
オフセットデータラッチ回路２４でラッチし、アナログ
入力電圧ＶＺＮから上記オフセット電圧データを差し引
いてからＡ／Ｄコンバータ２２でＡ／Ｄ変換を行なうよ
うにしたので、回路構成の複雑化や処理の複雑化を招く
ことなくオフセットエラーを補償できる。According to such a configuration, the analog zero threshold voltage Vo
The input data (offset voltage data) is detected and latched by the offset data latch circuit 24, and the offset voltage data is subtracted from the analog input voltage VZN before A/D conversion is performed by the A/D converter 22. Therefore, offset errors can be compensated for without complicating the circuit configuration or processing.
第２図は、上記第１図の回路に加えてスイッチ２０とア
ナログ加算器２１との間にアナログ回路２６が存在する
場合の回路構成を示している。第２図において前記第１
図と同一構成部分には同じ符号を付してその詳細な説明
は省略する。このような構成によれば、アナログ回路２
６を含んだ状態でのシステム全体のオフセットエラーを
補償できる。FIG. 2 shows a circuit configuration in which an analog circuit 26 is present between the switch 20 and the analog adder 21 in addition to the circuit shown in FIG. In FIG.
Components that are the same as those in the figures are given the same reference numerals, and detailed explanation thereof will be omitted. According to such a configuration, the analog circuit 2
It is possible to compensate for the offset error of the entire system in a state including 6.
第３図は、上記第２図の回路の具体的な構成例を示して
いる。第３図において前記第２図と同一構成部分には同
じ符号を付す。アナログ入力電圧Ｖ！にが供給されるア
ナログ入力端子１８、およびアナログ零閾値電圧Ｖｏが
供給されるアナログ零閾値端子１９にはそれぞれ、スイ
ッチ２０の固定接点ａ、ｂが接続される。このスイッチ
２０の可動接点Ｃには、アナログ回路２Ｂの入力端が接
続され、このアナログ回路２６の出力端側ノードＮ１に
は、スイッチ２７．〜２７Ｆ＋の各固定接点Ｃが共通接
続される。上記スイッチ２７０〜２’Ｉｎの各固定接点
すにはアナロググランドＶＣが接続されるとともに、各
固定接点ｄには基準電１１ｊｉｊｖＲが接続される。ま
た、上記スイッチ２７．〜２７ｎの各可動接点ａにはコ
ンデンサ２８．〜２８ｎの一方の電極がそれぞれ接続さ
れ、これらコンデンサ２８．〜２８ａの他方の電極は共
通接続される。上記コンデンサ２８１〜２８ｎの各容量
には、前記第６図の回路におけるコンデンサ０１〜Ｃｒ
Ｌと同様に２ｒＬ−１（ｎ−１，２，・・・）の重み付
がされており、コンデンサ２８．の容量は２８１と同じ
になっている。上記共通接続点（ノードＮ２）には、コ
ンパレータ２９の非反転入力端（＋）が接続されるとと
もに、このノードＮ２と電源Ｖａ間にはスイッチ３０が
接続される。また、上記ノードＮ２にはコンデンサ３１
の一方の電極が接続され、このコンデンサ３１の他方の
電極にはスイッチ３２の可動接点ａが接続される。この
スイッチ３２の固定接点すにはアナロググランドＶＣが
、固定接点Ｃにはスイッチ３５．〜３５にの一端が、お
よび固定接点ｄには基準電源ＶＲがそれぞれ接続される
。上記スイッチ３５０〜３５にの他端には、基準電源Ｖ
Ｒと−ＶＲ間に直列接続された抵抗３Ｂ。FIG. 3 shows a specific example of the configuration of the circuit shown in FIG. 2 above. In FIG. 3, the same components as in FIG. 2 are given the same reference numerals. Analog input voltage V! Fixed contacts a and b of the switch 20 are connected to an analog input terminal 18 to which the voltage is supplied and an analog zero threshold terminal 19 to which the analog zero threshold voltage Vo is supplied, respectively. The movable contact C of this switch 20 is connected to the input end of the analog circuit 2B, and the output end side node N1 of this analog circuit 26 is connected to the switch 27. The fixed contacts C of ~27F+ are commonly connected. An analog ground VC is connected to each of the fixed contacts of the switches 270 to 2'In, and a reference voltage 11jijvR is connected to each of the fixed contacts d. In addition, the switch 27. ~27n each movable contact a has a capacitor 28. .about.28n are connected to each other, and these capacitors 28. The other electrodes of ~28a are commonly connected. The respective capacitances of the capacitors 281 to 28n include the capacitors 01 to Cr in the circuit of FIG.
Similarly to L, it is weighted by 2rL-1 (n-1, 2, . . .), and the capacitor 28. The capacity is the same as 281. The non-inverting input terminal (+) of the comparator 29 is connected to the common connection point (node N2), and a switch 30 is connected between the node N2 and the power supply Va. In addition, a capacitor 31 is connected to the node N2.
One electrode of the capacitor 31 is connected to the other electrode of the capacitor 31, and a movable contact a of a switch 32 is connected to the other electrode of the capacitor 31. The fixed contact C of this switch 32 is connected to the analog ground VC, and the fixed contact C is connected to the switch 35. 35 and the fixed contact d are connected to the reference power supply VR, respectively. The other ends of the switches 350 to 35 are connected to a reference power supply V.
A resistor 3B is connected in series between R and -VR.
〜３８にの各接続点がそれぞれ接続される。また、上記
ノードＮ１にはスイッチ３３０〜３３ｊの一端が一括し
て接続され、これらスイッチ３３０〜３３ｊの他端には
基準電源ＶＲとアナロググランドＶＧ間に直列接続され
た抵抗３４．〜３４ｊの各接続点がそれぞれ接続される
。.about.38 are connected respectively. Further, one ends of switches 330 to 33j are collectively connected to the node N1, and the other ends of these switches 330 to 33j are connected to a resistor 34. Each connection point of ~34j is connected, respectively.
さらに、上記コンパレータ２９の反転入力端（−）には
上記電源Ｖａが接続され、その比較出力がオフセットデ
ータラッチ回路３７に供給されてラッチされるとともに
、出力データラッチ回路３８に供給される。上記オフセ
ットデータラッチ回路３７の出力は、デコーダ３９に供
給され、このデコーダ３９の出力が上記スイッチ３５０
〜３５ｋに供給されてこれらのスイッチがオン／オフ制
御される。一方、上記出力データラッチ回路３８の出力
は、デコーダ４０゜４１に供給される。上記デコーダ４
０の出力で上記スイッチ３３０〜３３ｊがオン／オフ制
御され、上記デコーダ４１の出力で前記スイッチ２７０
〜２７１Ｌがオン／オフ制御される。そして、上記出力
データラッチ回路３８からディジタル出力Ｄｏｕｒを得
る。なお、−点鎖線４２で示す部分がオフセット補償回
路として働く。Furthermore, the power supply Va is connected to the inverting input terminal (-) of the comparator 29, and the comparison output thereof is supplied to the offset data latch circuit 37 and latched therein, and is also supplied to the output data latch circuit 38. The output of the offset data latch circuit 37 is supplied to a decoder 39, and the output of this decoder 39 is supplied to the switch 350.
~35k to control on/off of these switches. On the other hand, the output of the output data latch circuit 38 is supplied to decoders 40 and 41. Decoder 4 above
The output of the decoder 41 controls the switches 330 to 33j to be on/off, and the output of the decoder 41 controls the switches 270 to 33j.
~271L is on/off controlled. Then, a digital output Dour is obtained from the output data latch circuit 38. Note that the portion indicated by the - dotted chain line 42 functions as an offset compensation circuit.
上記のような構成において、前述したように、まずスイ
ッチ２０の可動接点Ｃを固定接点すに接続し、アナログ
零閾値電圧Ｖｏをアナログ回路２６に供給する。この時
、スイッチ３０がオン状態に設定されるとともに、スイ
ッチ２７０〜２’Ｉｎの各可動接点ａが各固定接点Ｃ側
に接続される。これによって、コンデンサ２８ｏ〜２８
ＦＬにアナログ零閾値電圧Ｖｏのレベル（アナログ回路
２ＢとＡ／Ｄコンバータ回路のオフセット電圧の和）に
対応した量の電荷が蓄積される。次に、オフセットデー
タラッチ回路３７の最上位ビットに“１”を、他の下位
ビットに“０”をそれぞれ設定することにより、上記ス
イッチ３２の可動接点ａが固定接点ｄに接続され（この
時スイッチ２７．〜２７ｎの各可動接点ａは各固定接点
すに接続される）、電荷の再配分が行なわれる。次に、
スイッチ３２の可動接点ａが固定接点Ｃに接続されると
ともに、上記オフセットデータラッチ回路３７の出力が
デコーダ３９に供給され、このデコーダ３９の出力に基
づいてスイッチ３５０〜３５ｋが選択的にオン／オフ制
御される。まず、スイッチ３５ａ （ｋ 〜１５の場
合）がオン状態に設定され、スイッチ３５．〜３５にの
一端側ノードＮ３に基準電源ＶＲと−ＶＲを抵抗３６ｏ
〜３６７の和と抵抗３６８〜３６１５との和とで抵抗分
割した電位が印加される。この時のコンパレータ２９の
出力がオフセットデータラッチ回路３７に供給されてラ
ッチされる。次に、上記オフセットデータラッチ回路３
７のラッチデータに基づいてスイッチ３５４あるいは３
５１２の一方がオン状態となり、ノードＮ３の電位が設
定される。この時のコンパレータ２９（７） 出カフ＞
＜オフセットデータラッチ回路３７に供給されてラッチ
される。同様にしてデコーダ３９によりスイッチ３５、
〜３５１５のスイッチング制御が行なわれ、順次下位ビ
ットに至るアナログ零閾値電圧ＶｏのＡ／Ｄ変換が行な
われ、この結果がオフセットデータラッチ回路３７にラ
ッチされる〇
次に、スイッチ２０の可動接点Ｃが固定接点ａに接続さ
れ、アナログ入力電圧ＶＩＮのサンプリングが行なわれ
る。この時、スイッチ３０はオン状態、スイッチ２７．
〜２７ｎの各可動接点ａは各固定接点Ｃにそれぞれ接続
される。これによって、コンデンサ２８、〜２Ｂｎによ
るアナログ入力電圧ｖＩＮのサンプリングが行なわれ、
この電圧ＶＩＨのレベルに応じた量の電荷が蓄積されサ
ンプリングが終了する。しかし、サンプリングされた電
荷量の中には電圧ＶＩＮに応じた電荷量とオフセット電
圧に応じた電荷量が存在する。この電荷量は旧式（１）
となる。次に、上記サンプリング終了後、出力データラ
ッチ回路３８の最上位ビットにａｌ”を設定することに
より、デコーダ４１の出力で上記スイッチ３０をオフ状
態、スイッチ２７．〜２７ｎ−１の各可動接点ａを各固
定接点すに接続するとともに、スイッチ２７ｒＬの可動
接点ａを固定接点ｄに接続する。また、スイッチ３２の
可動接点ａを固定接点Ｃに接続することにより、ノード
Ｎ３の電位はオフセットデータに応じた電位となる。こ
の時、前回検出されたオフセットデータに対応する量の
電荷を差し引く。上記各スイッチのスイッチング状態に
よりサンプリング時に蓄積された電荷が再配分され、こ
の時のノードＮ２の電位をコンパレータ２９で比較する
ことにより最上位ビットが上記予め設定した“１＃か否
かを判定する。この結果、“１”で良い場合にはそのま
ま次の下位ビットの処理に移り、“１°でない場合には
上記最上位ビットに予めセットした“１”をリセットし
て“０”とする。In the above configuration, as described above, the movable contact C of the switch 20 is first connected to the fixed contact S, and the analog zero threshold voltage Vo is supplied to the analog circuit 26. At this time, the switch 30 is set to the on state, and each movable contact a of the switches 270 to 2'In is connected to each fixed contact C side. As a result, capacitors 28o to 28
An amount of charge corresponding to the level of the analog zero threshold voltage Vo (the sum of the offset voltages of the analog circuit 2B and the A/D converter circuit) is accumulated in the FL. Next, by setting the most significant bit of the offset data latch circuit 37 to "1" and the other lower bits to "0", the movable contact a of the switch 32 is connected to the fixed contact d (at this time Each movable contact a of the switches 27.-27n is connected to a respective fixed contact a), so that a redistribution of the charges takes place. next,
The movable contact a of the switch 32 is connected to the fixed contact C, and the output of the offset data latch circuit 37 is supplied to the decoder 39, and the switches 350 to 35k are selectively turned on/off based on the output of the decoder 39. controlled. First, the switch 35a (for k to 15) is set to the on state, and the switch 35. Connect the reference power supply VR and -VR to the node N3 on one end of ~35 with a resistor 36o
A potential divided by the resistances of the sum of .about.367 and the sum of resistors 368 through 3615 is applied. The output of the comparator 29 at this time is supplied to the offset data latch circuit 37 and latched. Next, the offset data latch circuit 3
Switch 354 or 3 based on the latch data of 7
512 is turned on, and the potential of node N3 is set. At this time, comparator 29 (7) output cuff>
<Offset data is supplied to the latch circuit 37 and latched. Similarly, the decoder 39 causes the switch 35 to
~3515 switching control is performed, A/D conversion of the analog zero threshold voltage Vo to the lower bits is performed sequentially, and this result is latched in the offset data latch circuit 37.Next, the movable contact C of the switch 20 is connected to fixed contact a, and the analog input voltage VIN is sampled. At this time, switch 30 is on, switch 27.
Each of the movable contacts a to 27n is connected to each fixed contact C, respectively. This causes the analog input voltage vIN to be sampled by the capacitors 28, ~2Bn,
An amount of charge corresponding to the level of voltage VIH is accumulated and sampling ends. However, the sampled charge amount includes a charge amount depending on the voltage VIN and a charge amount depending on the offset voltage. This amount of charge is the old method (1)
becomes. Next, after the above-mentioned sampling is completed, by setting the most significant bit of the output data latch circuit 38 to "al", the above-mentioned switch 30 is turned off by the output of the decoder 41, and each movable contact a of the switches 27. to 27n-1 is turned off. is connected to each fixed contact S, and the movable contact a of the switch 27rL is connected to the fixed contact d.In addition, by connecting the movable contact a of the switch 32 to the fixed contact C, the potential of the node N3 is set to the offset data. At this time, the amount of charge corresponding to the previously detected offset data is subtracted.The charge accumulated during sampling is redistributed depending on the switching state of each switch, and the potential of node N2 at this time is By comparing with the comparator 29, it is determined whether the most significant bit is the preset "1#" or not. As a result, if "1" is sufficient, the process moves directly to the next lower bit, and if "1" is not required, the preset "1" is reset to "0" in the most significant bit.
次に、最上位ビットから２番目のビットに“１゜を設定
してスイッチ２７ｎ−ｔの可動接点ａを固定接点ｄに接
続しくこの時スイッチ２１ｎの可動接点ａは前回にて設
定されたデータに従い固定接点すまたは固定接点ｄに接
続される）、上述したコンパレータ２９による比較動作
を行なう。以下、同様にしてスイッチ２７ｎ−２〜２７
１の各可動接点ａを固定接点ｄに順次接続して上位ビッ
トのディジタルデータＤｏ Ｕ Ｔを得る。Next, set "1 degree" in the second bit from the most significant bit to connect the movable contact a of the switch 27n-t to the fixed contact d. At this time, the movable contact a of the switch 21n will be set to the data set last time. (connected to fixed contact 1 or fixed contact d), the above-mentioned comparison operation is performed by the comparator 29.Hereinafter, the switches 27n-2 to 27n-2 are connected in the same manner.
The movable contacts a of 1 are sequentially connected to the fixed contacts d to obtain digital data DoUT of the upper bits.
次に、スイッチ２７ｏの可動接点ａを固定接点Ｃに接続
し、スイッチ３３０〜３３ｊを選択的にオン／オフ制御
することにより、ノードＮ！の電位を変化させてコンパ
レータ２９による比較を行なう。この際、まず中点のス
イッチ３３ａ （ｊ ＝１５の場合）をオン状態に設
定し、ノードＮ！の電位を基準電源ＶＲとアナロググラ
ンドＶＧとの中間電位に設定する。そして、コンパレー
タ２９による比較結果に応じてスイッチ３３１２あるい
は３３４を選択してオン状態に設定する。以下同様にし
てノードＮ１の電位を順次変化させて下位ビットのディ
ジタルデータＩ）ｏｕｔを得る。ノードＮ２の電圧Ｖｃ
は旧式（２）で表わされる。Next, by connecting the movable contact a of the switch 27o to the fixed contact C and selectively controlling the switches 330 to 33j on/off, the node N! Comparison is performed by the comparator 29 by changing the potential. At this time, first, the midpoint switch 33a (in the case of j = 15) is set to the on state, and the node N! The potential is set to an intermediate potential between the reference power supply VR and the analog ground VG. Then, depending on the comparison result by the comparator 29, the switch 3312 or 334 is selected and set to the on state. Thereafter, in the same manner, the potential of the node N1 is sequentially changed to obtain the digital data I)out of the lower bit. Voltage Vc of node N2
is expressed by the old formula (2).
このような構成によれば、電荷再配分用のコンデンサア
レイにオフセット電圧に相当する電荷量を差し引くコン
デンサ３１を付加し、Ａ／Ｄ変換動作を行なう前にアナ
ログ零閾値電圧をＡ／Ｄ変換してアナログ回路２８を含
むシステム全体のオフセットを検出し、これをオフセッ
トデータラッチ回路３７にラッチし、このＡ／Ｄ変換を
行なう際に上記オフセットデータラッチ回路３７に格納
したシステム全体のオフセットデータに対応する電圧を
電荷量に変換して電荷再配分用のコンデンサ２８．〜２
８Ｆｌアレイから差し引くので、オフセットエラー成分
を除去できる。しかも、Ａ／Ｄ変換時に自動的にオフセ
ットエラーを補償できるので、オフセットエラー補償専
用のディジタル回路やＣＰＵと専用ソフトは不要であり
、周辺回路や処理が複雑化することはない。According to such a configuration, a capacitor 31 for subtracting the amount of charge corresponding to the offset voltage is added to the capacitor array for charge redistribution, and the analog zero threshold voltage is A/D converted before performing the A/D conversion operation. detects the offset of the entire system including the analog circuit 28, latches it in the offset data latch circuit 37, and corresponds to the offset data of the entire system stored in the offset data latch circuit 37 when performing this A/D conversion. A capacitor 28 for converting the voltage to a charge amount and redistributing the charge. ~2
Since it is subtracted from the 8Fl array, the offset error component can be removed. Moreover, since offset errors can be automatically compensated during A/D conversion, a digital circuit dedicated to offset error compensation, a CPU, and dedicated software are not required, and peripheral circuits and processing do not become complicated.
第４図は、アナログ入力電圧ＶＩＨに対するディジタル
出力り、υ丁の特性を示すもので、前記第６図の回路（
−点鎖線）、第１図の回路（実線）、および理想特性（
破線）を示している。図示する如く、本発明回路の特性
にはオフセットエラーは存在しない。FIG. 4 shows the characteristics of the digital output and υd with respect to the analog input voltage VIH, and the circuit shown in FIG. 6 (
− dot-dashed line), the circuit in Figure 1 (solid line), and the ideal characteristics (
(dashed line). As shown in the figure, there is no offset error in the characteristics of the circuit of the present invention.
第５図はこの発明の他の実施例を示すもので、上記第３
図の回路においてはＡ／Ｄ変換用のスイッチ３３．〜３
３ｊ１抵抗３４０〜３４ｊ１およびデコーダ４０とオフ
セット補償回路４２のスイッチ３５０〜３５に１抵抗ａ
ｅｏ 〜３６ｋ 、およびデコーダ３９を別々に設けて
いたのに対し、これらを共用したものである。第５図に
おいて前記第３図と同一構成部分には同じ符号を付して
その詳細な説明は省略する。FIG. 5 shows another embodiment of the present invention, in which the third embodiment described above is shown.
In the circuit shown in the figure, A/D conversion switch 33. ~3
3j1 resistors 340 to 34j1 and 1 resistor a to switches 350 to 35 of the decoder 40 and offset compensation circuit 42
eo to 36k and the decoder 39 were provided separately, but these are shared. In FIG. 5, the same components as those in FIG. 3 are given the same reference numerals, and detailed explanation thereof will be omitted.
すなわち、前記第１図の回路におけるスイッチａａＯ〜
３３ｊ１抵抗３４０〜３４ｊ１およびデコーダ４０が取
り除かれ、ノードＮ１にはスイッチ４３を介してスイッ
チ３５０〜３５にの一端が接続されるとともに、スイッ
チ３２の固定接点Ｃに上記スイッチ３５０〜３５にの一
端が接続される。そして、デコーダ３９に出力データラ
ッチ回路３８の出力が供給されるようにして成る。That is, the switches aaO~ in the circuit of FIG.
33j1 resistors 340 to 34j1 and decoder 40 are removed, one ends of switches 350 to 35 are connected to node N1 via switch 43, and one ends of switches 350 to 35 are connected to fixed contact C of switch 32. Connected. The output of the output data latch circuit 38 is then supplied to the decoder 39.
このような構成では、スイッチ４３．４４の選択に応じ
てスイッチ３５．〜３５ｋ 、抵抗ａｅｏ 〜３Ｂｋ
、およびデコーダ３９がＡ／Ｄ変換用とオフセットエラ
ーの補償用との２つの動作を行なう。この際、前述した
ようにＡ／Ｄ変換用のスイッチ３３．〜３３ｊ１抵抗３
４．〜３４ｊ１およびデコーダ４０とオフセット補償回
路４２のスイッチ３５０〜３ｉｋ、抵抗３８０〜３６に
１およびデコーダ３９は同時に動作しないので、スイッ
チ４３．４４の選択的なオン／オフ制御により共用が可
能である。In such a configuration, depending on the selection of switches 43, 44, switches 35. ~35k, resistance aeo ~3Bk
, and a decoder 39 perform two operations: one for A/D conversion and one for offset error compensation. At this time, as described above, the A/D conversion switch 33. ~33j1 resistor 3
4. ~34j1, decoder 40, switches 350-3ik of offset compensation circuit 42, resistors 380-36, and decoder 39 do not operate at the same time, so they can be shared by selective on/off control of switches 43 and 44.
このような構成によれば、前記第１図の回路よりも回路
構成を簡単化でき、集積回路化に好適である。According to such a configuration, the circuit configuration can be made simpler than that of the circuit shown in FIG. 1, and is suitable for integration into an integrated circuit.
［発明の効果］
以上説明したようにこの発明によれば、周辺回路や処理
の複雑化を招くことなくオフセットエラーを補償できる
Ａ／Ｄコンバータ回路が得られる。[Effects of the Invention] As described above, according to the present invention, an A/D converter circuit that can compensate for offset errors without complicating peripheral circuits or processing can be obtained.
第１図はこの発明の一実施例に係わるＡ／Ｄコンバータ
回路の基本概念を示すブロック図、第２図はこの発明の
他の実施例を示すブロック図、第３図は上記Ｔ４２図の
回路の具体的な回路構成を示す図、第４図は従来回路１
本発明回路、および理想回路におけるアナログ入力電圧
に対するディジタル出力を示す特性図、第５図は上記第
２図の回路の他の構成例を示す図、第６図は従来のＡ／
Ｄコンバータ回路を示す図、第７図は上記第６図の回路
と理想回路におけるアナログ入力電圧に対するディジタ
ル出力特性を示す特性図である。
ＶＩＮ・・・アナログ入力電圧、ｖｏ・・・アナログ零
閾値電圧、２０・・・スイッチ、２１・・・アナログ加
算器（減算手段）、２２・・・Ａ／Ｄコンバータ、２３
・・・出力端子、Ｄｏｕｒ・・・ディジタル出力、２４
・・・オフセットデータラッチ回路、２５・・・Ｄ／Ａ
コンバータ、２６・・・アナログ回路。
出願人代理人 弁理士 鈴江武彦
ディジタル出力り。ＵＴ −
第４図Fig. 1 is a block diagram showing the basic concept of an A/D converter circuit according to an embodiment of the present invention, Fig. 2 is a block diagram showing another embodiment of the invention, and Fig. 3 is the circuit shown in Fig. T42 above. Figure 4 shows the specific circuit configuration of conventional circuit 1.
Characteristic diagrams showing the digital output with respect to the analog input voltage in the circuit of the present invention and the ideal circuit, FIG. 5 is a diagram showing another configuration example of the circuit in FIG. 2, and FIG. 6 is the conventional A/
FIG. 7, which is a diagram showing a D converter circuit, is a characteristic diagram showing digital output characteristics with respect to analog input voltage in the circuit shown in FIG. 6 and an ideal circuit. VIN...analog input voltage, vo...analog zero threshold voltage, 20...switch, 21...analog adder (subtraction means), 22...A/D converter, 23
...output terminal, Dour...digital output, 24
...offset data latch circuit, 25...D/A
Converter, 26...analog circuit. Applicant's representative Patent attorney Takehiko Suzue Digital output. UT - Figure 4
Claims (4)
レイと、基準となる電圧と上記コンデンサアレイにおけ
る一方の電極側の電圧とを比較するコンパレータとを備
え、上記コンデンサアレイに蓄積されたアナログ入力電
圧に対応する電荷を再配分することによってアナログ信
号をディジタル信号に変換する電荷再配分型のＡ／Ｄコ
ンバータ回路において、アナログ入力電圧あるいはアナ
ログ零閾値電圧を選択するスイッチ手段と、このスイッ
チ手段を介して選択的に供給されるアナログ入力電圧と
アナログ零閾値電圧とをディジタルデータに変換するＡ
／Ｄ変換手段と、このＡ／Ｄ変換手段から出力されるア
ナログ零閾値電圧のＡ／Ｄ変換データをオフセットデー
タとしてラッチするオフセットデータラッチ手段と、こ
のオフセットデータラッチ手段のラッチデータをアナロ
グ信号に変換するＤ／Ａ変換手段と、上記スイッチ手段
と上記Ａ／Ｄ変換手段との間に設けられ上記Ｄ／Ａ変換
手段から出力されるディジタルデータに対応した電圧を
上記アナログ入力電圧から引いて上記Ａ／Ｄ変換手段に
供給する減算手段とを具備することを特徴とするＡ／Ｄ
コンバータ回路。(1) A capacitor array in which each capacitance is sequentially given a predetermined weight, and a comparator that compares a reference voltage with the voltage on one electrode side of the capacitor array, and an analog signal accumulated in the capacitor array. In a charge redistribution type A/D converter circuit that converts an analog signal into a digital signal by redistributing charges corresponding to an input voltage, a switch means for selecting an analog input voltage or an analog zero threshold voltage, and the switch means A for converting analog input voltages and analog zero threshold voltages selectively supplied through the converter into digital data.
/D conversion means, offset data latch means for latching the A/D conversion data of the analog zero threshold voltage output from the A/D conversion means as offset data, and converting the latch data of the offset data latch means into an analog signal. D/A conversion means to convert, a voltage provided between the switch means and the A/D conversion means and corresponding to the digital data output from the D/A conversion means is subtracted from the analog input voltage. An A/D comprising: subtraction means for supplying to the A/D conversion means.
converter circuit.
れるアナログ回路をさらに具備して成ることを特徴とす
る特許請求の範囲第１項記載のＡ／Ｄコンバータ回路。(2) The A/D converter circuit according to claim 1, further comprising an analog circuit provided between the switch means and the subtraction means.
量を有するコンデンサアレイと、このコンデンサアレイ
の一方の電極にそれぞれ設けられこの電極の電圧を設定
するスイッチと、上記コンデンサアレイの他方の電極が
一方の入力端にそれぞれ接続されこの電圧と所定の電圧
とを比較するコンパレータと、このコンパレータの出力
に基づいて上記スイッチを選択的にオン／オフ制御する
デコーダとを備えることを特徴とする特許請求の範囲第
１項記載あるいは第２項いずれか１つの項記載のＡ／Ｄ
コンバータ回路。(3) The A/D conversion means includes a capacitor array having a capacitance weighted with a predetermined weight, a switch provided on one electrode of the capacitor array to set the voltage of the electrode, and a switch for setting the voltage of the electrode of the capacitor array. A comparator whose other electrode is connected to one input terminal and which compares this voltage with a predetermined voltage, and a decoder which selectively controls on/off the switch based on the output of the comparator. A/D as described in claim 1 or any one of claim 2
converter circuit.
をアナログ信号に変換するＤ／Ａ変換手段は、前記アナ
ログ入力電圧と前記アナログ零閾値電圧とをディジタル
データに変換するＡ／Ｄ変換手段と共通に使用されるこ
とを特徴とする特許請求の範囲第１項記載のＡ／Ｄコン
バータ回路。(4) The D/A conversion means for converting the latch data of the offset data latch means into an analog signal is used in common with the A/D conversion means for converting the analog input voltage and the analog zero threshold voltage into digital data. The A/D converter circuit according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25623786A JPS63110819A (en) | 1986-10-28 | 1986-10-28 | A/d converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25623786A JPS63110819A (en) | 1986-10-28 | 1986-10-28 | A/d converter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110819A true JPS63110819A (en) | 1988-05-16 |
Family
ID=17289837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25623786A Pending JPS63110819A (en) | 1986-10-28 | 1986-10-28 | A/d converter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63110819A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246621A (en) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | A/d converter |
| US7764214B2 (en) | 2007-07-31 | 2010-07-27 | Sanyo Electric Co., Ltd. | Analog-to-digital converter for converting input analog signal into digital signal through multiple conversion processings |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165025A (en) * | 1979-06-12 | 1980-12-23 | Fujitsu Ltd | Offset compensating system |
| JPS5616321A (en) * | 1979-07-20 | 1981-02-17 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS5983418A (en) * | 1982-11-04 | 1984-05-14 | Hitachi Ltd | Analog-digital converter |
-
1986
- 1986-10-28 JP JP25623786A patent/JPS63110819A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165025A (en) * | 1979-06-12 | 1980-12-23 | Fujitsu Ltd | Offset compensating system |
| JPS5616321A (en) * | 1979-07-20 | 1981-02-17 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS5983418A (en) * | 1982-11-04 | 1984-05-14 | Hitachi Ltd | Analog-digital converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246621A (en) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | A/d converter |
| US7764214B2 (en) | 2007-07-31 | 2010-07-27 | Sanyo Electric Co., Ltd. | Analog-to-digital converter for converting input analog signal into digital signal through multiple conversion processings |
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