JPS63107140A - Semiconductor integrated circuit device - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、種々の論理を構成する半導体集積回路装置に適用し
て有効なものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and is particularly effective when applied to a semiconductor integrated circuit device configuring various logics.
半導体集積回路装置の−っに、基板上に規則的に配置し
た基本セルの間を配線によって接続して種々の論理を構
成するゲートアレイＬＳＩがある。Among semiconductor integrated circuit devices, there is a gate array LSI in which basic cells arranged regularly on a substrate are connected by wiring to form various logics.
前記基本セルは、例えばＰチャネルＭＩＳＦＥＴとＮチ
ャネルＭＩＳＦＥＴとによって構成される。The basic cell is composed of, for example, a P-channel MISFET and an N-channel MISFET.
この基本セルは、例えば、その複数を列状に配置して基
本セル列を構成し、さらにこれを行方向にくり返し配置
して基本セルのアレイを構成する。For example, a plurality of these basic cells are arranged in a column to form a basic cell column, and these basic cells are further arranged repeatedly in the row direction to form an array of basic cells.
なお、ゲートアレイに関する技術は、例えば日経マグロ
ウヒル社発行、「日経エレクトロニクス」１９８５年６
月３日号、ｐ１５１〜Ｐ１７７に記載されている。The technology related to gate arrays can be found in, for example, "Nikkei Electronics" published by Nikkei McGraw-Hill, June 1985.
It is described in the 3rd issue of the month, pages 151 to 177.
ゲートアレイＬＳＩでは、電気的動作の安定を図るため
、基本セルの所定個数ごとに半導体基板またはウェル領
域に所定電位を印加することが考えられる。このために
は、基本セルと基本セルの間に、半導体基板またはウェ
ル領域に所定電位を印加するための半導体領域が必要と
なる。In a gate array LSI, in order to stabilize electrical operation, it is conceivable to apply a predetermined potential to a semiconductor substrate or well region for each predetermined number of basic cells. For this purpose, a semiconductor region for applying a predetermined potential to the semiconductor substrate or well region is required between the basic cells.
本発明者は前記技術を検討した結果、次の問題点を見出
した。As a result of studying the above technology, the inventor found the following problem.
前記基本セルの間に、設けた半導体領域によって集積度
の向上が妨げられる。The semiconductor regions provided between the basic cells prevent an increase in the degree of integration.
本発明の目的は、集積度の向上を図ることにある。An object of the present invention is to improve the degree of integration.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、半導体基板またはウェル領域の前記セル列の
側部の表面に、前記半導体基板またはウェル領域と同一
導電型の半導体領域を設ける。That is, a semiconductor region having the same conductivity type as the semiconductor substrate or well region is provided on the surface of the semiconductor substrate or well region on the side of the cell row.
上記した手段によれば、基本セルと基本セルの間の間隔
を縮小することができるので、集積度の向上を図ること
ができる。According to the above-mentioned means, it is possible to reduce the interval between basic cells, and therefore it is possible to improve the degree of integration.
以下、本発明を実施例とともに説明する。The present invention will be explained below along with examples.
第１図は、本実施例の半導体集積回路装置の概略を示し
た平面図である。FIG. 1 is a plan view schematically showing the semiconductor integrated circuit device of this embodiment.
第１図において、１は１例えばｐ−一型単結晶シリコン
からなる半導体基板である。２は例えば第１層目と第２
層目のアルミニウムを積層して構成したポンディングパ
ッドである。３は例えばＰチャネルＭＩＳＦＥＴとＮチ
ャネルＭＩＳＦＥＴとで構成される入出力バッファ回路
である。入出力バッファ回路上若しくはその内側を例え
ば第２層目のアルミニウム膜からなる配置４が延在して
いる。配Ｂ４は後述する基本セル列８に電源電位Ｖｃｃ
例えば５■を供給する。配線４と平行して。In FIG. 1, reference numeral 1 denotes a semiconductor substrate made of, for example, p-1 type single crystal silicon. 2 is, for example, the first layer and the second layer.
This is a bonding pad made of laminated layers of aluminum. 3 is an input/output buffer circuit composed of, for example, a P-channel MISFET and an N-channel MISFET. An arrangement 4 made of, for example, a second layer of aluminum film extends on or inside the input/output buffer circuit. The distribution B4 is connected to the power supply potential Vcc to the basic cell row 8, which will be described later.
For example, 5■ is supplied. parallel to wire 4.
例えば第２′ｐ！ｊ目のアルミニウム膜からなる配線５
が延在している。配線５は基本セル列８に回路の接地電
位Ｖｓｓ例えばＯｖを供給する。６は例えば第２層目の
アルミニウム層からなる配線であり。For example, the 2nd p! Wiring 5 made of j-th aluminum film
is extending. The wiring 5 supplies the circuit ground potential Vss, eg, Ov, to the basic cell column 8. Reference numeral 6 denotes a wiring made of, for example, a second aluminum layer.
その両端は配線４に接続して後述する基本セル列８に電
源電位Ｖｃｃ例えば５ｖを供給する。７は例えば第２層
目のアルミニウム層からなる配線であり、その両端は配
１ｌＡ５に接続して基本セル列８に接地電位Ｖｓｓ例え
ば０■を供給する。配線４及び５によって囲まれた領域
がＮＡＮＤゲート、ＮＯＲゲート等の種々の論理が構成
される論理領域である。この論理領域し；、基本セル８
Ａを列状に配置した基本セル列８を複数構成している。Both ends thereof are connected to a wiring 4 to supply a power supply potential Vcc, for example 5V, to a basic cell column 8, which will be described later. Reference numeral 7 denotes a wiring made of, for example, a second aluminum layer, and both ends thereof are connected to the wiring 11A5 to supply the basic cell column 8 with a ground potential Vss, eg, 0. The area surrounded by wirings 4 and 5 is a logic area in which various logics such as NAND gates and NOR gates are constructed. This logical area; basic cell 8
A plurality of basic cell rows 8 are formed in which cells A are arranged in rows.
基本セル列８の周囲及び基本セル列８と８の間は、配線
領域（配線チャネル領域）９である。The area around the basic cell row 8 and between the basic cell rows 8 is a wiring region (wiring channel region) 9.
次に、第２図に、基本セル列８の一部を拡大して示す。Next, FIG. 2 shows a part of the basic cell row 8 in an enlarged manner.
一つの基本セル８Ａは、例えば２つのＰチャネルＭ Ｉ
Ｓ ＦＥＴＰ−Ｍ Ｉ Ｓと、２つのＮチャネルＭ
Ｉ Ｓ ＦＥＴＮ−Ｍ Ｉ Ｓとからなる。なお。One basic cell 8A includes, for example, two P-channel M I
S FETP-M I S and two N-channel M
It consists of ISFETN-MIS. In addition.
前記２つのＰチャネルＭＩＳＦＥＴは、一方のＭＩＳＦ
ＥＴの例えばソースと他方の例えばドレインを一体に形
成した構成となっている。前記２つのＮチャネルＭＩＳ
ＦＥＴも同様の構成となっている。ＰチャネルＭ Ｉ
Ｓ ＦＥＴはｎウェル領域ｎ−Ｗｅｌｌに、Ｎチャネル
ＭＩＳＦＥＴはｐウェル領域ｐ−Ｗｅｌｌに形成してい
る。ＰチャネルＭ Ｉ Ｓ ＦＥＴＰ−Ｍ Ｉ Ｓの上
を例えば第１層目のアルミニウム膜からなる配線１０が
延在している。The two P-channel MISFETs are connected to one MISFET.
The configuration is such that, for example, the source of the ET and the other, for example, the drain, are integrally formed. The two N-channel MIS
The FET also has a similar configuration. P channel MI
The SFET is formed in the n-well region, and the N-channel MISFET is formed in the p-well region. A wiring 10 made of, for example, a first layer of aluminum film extends over the P-channel MIS FETP-MIS.
配線１０は配線７に接続し、また、図示していないが５
両端は配線４に接続している。ＮチャネルＭ Ｉ Ｓ
ＦＥＴＮ−Ｍ Ｔ Ｓの上を例えば第１層目のアルミニ
ウム膜からなる配線１１が延在している。The wiring 10 is connected to the wiring 7, and is also connected to the wiring 5 (not shown).
Both ends are connected to wiring 4. N channel MIS
A wiring 11 made of, for example, a first layer of aluminum film extends over the FETN-MTS.
配線１１は配ａ６に接続し、また両端は配線５に接続し
ている。The wiring 11 is connected to the wiring a6, and both ends are connected to the wiring 5.
各基本セル列８において、ｎウェル領域ｎ −Ｗａｌｌ
の表面にｒｌ”″型半導体領域１２を形成している。ｎ
ゝ型半導体領域１２は、基本セル列８の配線領域９側の
側部に設けられ、基本セル列８と同一方向に延在してい
る。ｎ゛型半導体領域８は、配線７に接続してｎウェル
領域ｎ −Ｗ ｅ ｌ ｌに電源電位Ｖ ｃ ｃ例えば
５ｖを印加するようになっている。In each basic cell column 8, n well region n-Wall
An rl'' type semiconductor region 12 is formed on the surface of the substrate. n
The 2-type semiconductor region 12 is provided on the side of the basic cell row 8 on the wiring region 9 side, and extends in the same direction as the basic cell row 8. The n-type semiconductor region 8 is connected to the wiring 7 to apply a power supply potential Vcc, for example, 5V, to the n-well region n-Well.
また、後述するように、ＡＮＤゲート又はＮＡＮＤゲー
トを構成する上で、信号が入力されないゲート電極すな
わち入力ピンを電源電位Ｖｃｃ（Ｈ）に固定するために
用いる。Further, as will be described later, when configuring an AND gate or a NAND gate, it is used to fix a gate electrode to which no signal is input, that is, an input pin, to the power supply potential Vcc (H).
ｐウェル領域ｐ−Ｗｅｌｌの表面にＰ゛型半導体領域１
３を形成している。ｐ゛型半導体領域１３は、基本セル
列８の配線領域９側の側部に設けられ、基本セル列８と
同一方向に延在している。Ｐ°型半導体領域８は、配線
６に接続してＰウェル領域Ｐ−Ｗｅｌｌに接地電位Ｖｓ
ｓ例えばＯｖを印加するようになっている。また、後述
するように、ＯＲゲート又はＮＯＲゲートを構成する上
で、信号が入力されないゲートＷ１ｔｊ！、すなわち入
力ピンを接地電位Ｖｓｓ（Ｌ）に固定するために用いる
。A P type semiconductor region 1 is formed on the surface of the p-well region p-Well.
3 is formed. The p-type semiconductor region 13 is provided on the side of the basic cell row 8 on the wiring region 9 side, and extends in the same direction as the basic cell row 8. The P° type semiconductor region 8 is connected to the wiring 6 and is connected to the ground potential Vs in the P well region P-Well.
For example, Ov is applied. Further, as will be described later, when configuring an OR gate or a NOR gate, the gate W1tj! to which no signal is input is required. That is, it is used to fix the input pin to the ground potential Vss (L).
第３図乃至第７図を用いて基本セル８Ａの構成を説明す
る。The configuration of the basic cell 8A will be explained using FIGS. 3 to 7.
第３図は、基本セル８Ａの平面図、第４図は。FIG. 3 is a plan view of the basic cell 8A, and FIG. 4 is a plan view of the basic cell 8A.
第３図に示した基本セル８Ａに構成されているインバー
タ及び２人力ＮＯＲゲートの等価回路。An equivalent circuit of the inverter and two-manpower NOR gate configured in the basic cell 8A shown in FIG.
第５図は、第３図のＡ−Ａ切断線における断面図。FIG. 5 is a sectional view taken along the line AA in FIG. 3.
第６図は、第３図のＢ−Ｂ切断線における断面図、第７
図は、第３図のＣ−Ｃ切断線における断面図である。な
お、第３図は、基本セル８Ａの構成を解り易くするため
、フィールド絶縁膜１７以外の絶縁膜を図示していない
。Figure 6 is a sectional view taken along the line B-B in Figure 3;
The figure is a sectional view taken along the line CC in FIG. 3. Note that in FIG. 3, insulating films other than the field insulating film 17 are not shown in order to make it easier to understand the configuration of the basic cell 8A.
第３図では１つの基本セル８Ａを一点鎖線で囲んで示し
ている。In FIG. 3, one basic cell 8A is shown surrounded by a chain line.
第３図、第５図及び第６図に示すように、ＰチャネルＭ
ＩＳＦＥＴは、その周囲を半導体基板１の表面の選択酸
化による酸化シリコン膜からなるフィールド絶縁膜１７
によって規定されている。As shown in FIGS. 3, 5 and 6, P channel M
The ISFET is surrounded by a field insulating film 17 made of a silicon oxide film formed by selective oxidation of the surface of the semiconductor substrate 1.
stipulated by.
ＰチャネルＭＩＳＦＥＴは、半導体基板ｌの表面の熱酸
化による酸化シリコン膜からなるゲート絶縁膜１４．例
えばＣＶＤによる多結晶シリコン膜からなるゲート電極
１５．ソース、ドレイン領域となるＰ′″型半導体領域
１６によって構成されている。ＮチャネルＭＩＳＦＥＴ
は、第３図、第７図に示すように、ゲート絶縁膜１４．
ゲート電極１５、ソース、ドレイン領域となるに型半導
体領域１８によって構成されている。なお、ｎウェル領
域ｎ−Ｗｅｌｌ領域を除くフィールド絶縁膜１７の下部
にはＰチャネルストッパ領域２６を設けている。The P-channel MISFET has a gate insulating film 14 made of a silicon oxide film formed by thermally oxidizing the surface of the semiconductor substrate l. For example, a gate electrode 15 made of a polycrystalline silicon film formed by CVD. It is composed of a P''' type semiconductor region 16 which becomes a source and drain region.N-channel MISFET
As shown in FIGS. 3 and 7, the gate insulating film 14.
It is constituted by semiconductor regions 18 that serve as gate electrodes 15, source and drain regions. Note that a P channel stopper region 26 is provided under the field insulating film 17 except for the n-well region.
ゲー１へ電極１５の上は、例えばＣＶＤによる酸化シリ
コン膜とその上にリンシリケートガラス（ＰＳＧ）膜を
積層して構成した絶縁膜１９が覆っている。配線１０は
、絶縁膜１９上を延在し、またＰチャネルＭＩＳＦＥＴ
のチャネル幅方向における中央部の上を延在している。The electrode 15 to the gate 1 is covered with an insulating film 19 formed by laminating, for example, a silicon oxide film formed by CVD and a phosphosilicate glass (PSG) film laminated thereon. The wiring 10 extends over the insulating film 19 and also connects the P-channel MISFET.
The channel extends over the central portion in the width direction of the channel.
これは、Ｐゝソース、ドレイン１６に接続する第１層目
のアルミニウム膜からなる信号配線を直接配線領域９に
引出すためである。配線１０は、絶縁膜１９を選択的に
除去してなる接続孔２０を通してＰ″″型ソース、トレ
イン１６に接続している。なお、第３図では、配線１０
の側部に第１層目のアルミニウム膜からなる配線２１が
示されているが、この配線２１は、図示させていない他
の例えばインバータからの出力配線である。Ｎチャネル
ＭＩＳＦＥＴ上を延在している配線１１は、Ｎチャネル
Ｍ Ｉ Ｓ ＦＥＴのチャネル幅方向における中央部の
上を延在している。これは、ｎ＋ソース、ドレイン１８
に接続する第１層目のアルミニウム膜からなる信号配線
を直接配線領域９に引く出すためである。配ａｌｌは接
続孔２０を通してｎ″″型ソース、ドレイン１Ｂに接続
している。This is because the signal wiring made of the first layer of aluminum film connected to the P source and drain 16 is drawn out directly to the wiring region 9. The wiring 10 is connected to the P'''' type source and train 16 through a connection hole 20 formed by selectively removing the insulating film 19. In addition, in FIG. 3, the wiring 10
Although a wiring 21 made of a first layer of aluminum film is shown on the side of the figure, this wiring 21 is an output wiring from another not shown, for example, an inverter. The wiring 11 extending over the N-channel MISFET extends over the central portion of the N-channel MISFET in the channel width direction. This is n+ source, drain 18
This is to directly lead out the signal wiring made of the first layer of aluminum film connected to the wiring region 9 . The wiring is connected to the n″″ type source and drain 1B through the connection hole 20.
ここで、第３図では、配ａｌｌが、ＮチャネルＭ Ｉ
Ｓ ＦＥＴのチャネル幅方向における中央部を延在して
いることを示すために、１つのｎ１型ソース又はドレイ
ン１８に４つのＯを示している。このΦは、第１層目の
アルミニウム膜からなる信号配線を接続する接続孔を設
けることができる位置を意味している。すなわち、配線
１１の両側部には、例えば２個づつ接続孔を設けること
ができる。Here, in FIG. 3, the distribution is N channel MI
Four O's are shown in one n1 type source or drain 18 to show that they extend through the center in the channel width direction of the S FET. This Φ means a position where a connection hole for connecting a signal wiring made of the first layer of aluminum film can be provided. That is, two connection holes can be provided on each side of the wiring 11, for example.
これは、配線１０においても同様である。This also applies to the wiring 10.
第２層目のアルミニウム膜からなる配線６．７は、例え
ばＣＶＤによる酸化シリコン膜の上にＰＳＧ膜を積層し
て構成した第２層目の絶縁膜２２の上を延在している。The wiring 6.7 made of the second layer aluminum film extends over the second layer insulating film 22, which is formed by stacking a PSG film on a silicon oxide film formed by CVD, for example.
配線６は、絶縁膜２２を選択的に除去してなる接続孔２
３を通して配線１１に接続している。配ｖＡ７は接続孔
２３を通して配線ｌＯに接続している。The wiring 6 is formed through a connection hole 2 formed by selectively removing the insulating film 22.
3 and is connected to the wiring 11. The wiring A7 is connected to the wiring lO through the connection hole 23.
ｎ″型半導体領域１２は、論理領域すなわち第１図に示
した配線４．５によって囲まれた領域を端から端まで横
切るように延在している。したがって、その両端は、配
線４の下部にまで達し、また基本セル列８と８の間にお
いても切れることなく延在している。ｎ゛型半導体領域
１２とＰ゛ソースドレイン１６の間はフィールド絶縁膜
１７によって分前されている。第３図に示したように、
ｎＩ型半導体領域１２には接続孔２３、第１層目のアル
ミニウム膜からなる導電層２４、接続孔２０を通して配
線７が接続している。また、図示してしないが、配線４
が接続孔２０を通して接続している。The n'' type semiconductor region 12 extends from end to end across the logic region, that is, the region surrounded by the wires 4.5 shown in FIG. It also extends unbroken between the basic cell rows 8 and 8. A field insulating film 17 separates the space between the n' type semiconductor region 12 and the p' source drain 16. As shown in Figure 3,
A wiring 7 is connected to the nI type semiconductor region 12 through a contact hole 23 , a conductive layer 24 made of a first layer of aluminum film, and a contact hole 20 . Also, although not shown, the wiring 4
are connected through the connection hole 20.
このようにしてｎ′″型半導体領域１２さらにはｎウェ
ル領域ｎ−Ｗｅｌｌに電源電位Ｖｃｃを印加するように
なっている。In this way, the power supply potential Vcc is applied to the n''' type semiconductor region 12 and further to the n well region n-Well.
ｎ０型半導体領域１２が基本セル８Ａと８Ａの間に設け
られていないことにより、一つの基本セル列８において
は、基本セル８Ａと８Ａの間隔は同じになっている。す
なわち、基本セル８と８０間でｎウェル領域ｎ −Ｗ
ｅ ｌ ｌに電源電位Ｖｃｃを給電していなため、基本
セル列８の長さを短縮することができる。したがって、
集積度の向上が図れる。Since the n0 type semiconductor region 12 is not provided between the basic cells 8A, the spacing between the basic cells 8A and 8A is the same in one basic cell column 8. That is, between the basic cells 8 and 80, the n-well region n −W
Since the power supply potential Vcc is not supplied to ell, the length of the basic cell array 8 can be shortened. therefore,
The degree of integration can be improved.
Ｐ１１型半導領域１３は、論理領域を横切るように延在
して両端が配線５の下部に設けられている。The P11 type semiconductor region 13 extends across the logic region, and both ends are provided below the wiring 5.
また、基本セル列８と８の間で切れることなく配線６の
下部にも設けられている。ｐ゛型半導体領域１３とｎ“
ソース、ドレイン１８の間はフィールド絶８膜１７及び
ｐチャネルストッパ領域２６によって分前されている。Further, it is provided under the wiring 6 without being cut between the basic cell rows 8 and 8. p type semiconductor region 13 and n"
The source and drain 18 are separated by a field isolation film 17 and a p-channel stopper region 26.
配線６が接続孔２３．第１層目のアルミニウム膜からな
る導電層２４、接続孔２０を通して接続している。また
１図示していないが、配線５が接続孔２０を通して接続
している。このようにして、Ｐ゛型半導体領域１３さら
にはｐウェル領域ｐ −Ｗ ｅ １１に接地電位Ｖｓｓ
例えば０■を印加するようにしている。The wiring 6 is connected to the connection hole 23. A conductive layer 24 made of a first layer of aluminum film is connected through a connection hole 20. Although not shown in the figure, the wiring 5 is connected through the connection hole 20. In this way, the ground potential Vss is applied to the P-type semiconductor region 13 and further to the p-well region p-W e 11.
For example, 0■ is applied.
Ｐ゛型半導体領域１３が基本セル８Ａと８Ａの間に設け
られていないことにより、一つの基本セル列８において
は、基本セル８Ａと８Ａの間隔は同じになっている。す
なわち、基本セル８Ａと８Ａの間でｐウェル領域ｐ−Ｗ
ｅｌｌに接地電位ＶｓＳを給電していないため、基本セ
ル列８の長さを短縮することができる。したがって、集
積度の向上が図れる。Since the P' type semiconductor region 13 is not provided between the basic cells 8A, the intervals between the basic cells 8A and 8A in one basic cell column 8 are the same. That is, between the basic cells 8A and 8A, the p-well region p-W
Since the ground potential VsS is not supplied to ell, the length of the basic cell row 8 can be shortened. Therefore, the degree of integration can be improved.
第３図に示している２つの基本セル８Ａに第４図に示し
たインバータと２人力ＮＯＲゲートを構成している。イ
ンバータを構成するための信号配線、Ｎ Ａ Ｎ Ｄゲ
ートを構成するための信号配線、インバータとＮＡＮＤ
ゲートを接続するための（３号配線を太い実線によって
等価的に示す。これらの配線は、第１層目のアルミニウ
ム膜からなっている。前記配線とＰ″″″ソースレイン
領域１６゜にソース、ドレイン領域１８．ゲート電ｌ１
ｌｓのそれぞれを接続するための接続孔を×によって示
している。これらの接続孔は、第１層目の絶縁膜１９及
びゲート絶縁膜１４を除去してなる。ゲート？ｉ［１５
（ＩＮ）がインバータの入力である。The two basic cells 8A shown in FIG. 3 are configured with the inverter shown in FIG. 4 and the two-manufactured NOR gate. Signal wiring to configure the inverter, signal wiring to configure the NAND gate, inverter and NAND
The No. 3 wiring for connecting the gate is equivalently shown by a thick solid line. These wirings are made of the first layer of aluminum film. , drain region 18.gate voltage l1
Connection holes for connecting each of the ls are indicated by an x. These connection holes are formed by removing the first layer insulating film 19 and gate insulating film 14. Gate? i[15
(IN) is the input of the inverter.
ＯＵＴがＮＡＮＤゲートの出力である。OUT is the output of the NAND gate.
第４図に示したＮＡＮＤゲー１−では一方の入力端子が
Ｈｉ ｇ ｈレベルに固定されている（浮ピン処理）、
これは第３図及び第５図に示したように、ゲート電極Ｉ
Ｓ （Ｈｉ ｇ ｈ）とｎ゛型半導体領域１２を、第
１層目のアルミニウム膜からなる配線２５によって接続
することにより行うことができる。In the NAND game 1- shown in Fig. 4, one input terminal is fixed at High level (floating pin processing).
As shown in FIGS. 3 and 5, this is because the gate electrode I
This can be done by connecting S (High) and the n-type semiconductor region 12 with a wiring 25 made of a first layer of aluminum film.
配線２５は接続孔２０を通してゲート電極１５（Ｈｉｇ
ｈ）及びｎ゛型半導体領域１２に接続している。すなわ
ち、ゲート電極１５（Ｈｉｇｈ）を第２Ｆ！Ｊ口のアル
ミニウム膜からなる配線によって配線１０に接続するこ
となく、Ｈｉｇｈレベルに固定することができる。これ
により、ゲート電厖１５（Ｔｌｉｇｈ）の上を配線６．
７と同一方向に延在する第２層目のアルミニウム膜から
なる信号配線の配線チャネルとして使用することができ
る。The wiring 25 passes through the connection hole 20 and passes through the gate electrode 15 (High
h) and the n-type semiconductor region 12. That is, the gate electrode 15 (High) is set to the second F! It can be fixed at a High level without being connected to the wiring 10 by the wiring made of the aluminum film at the J opening. As a result, the wiring 6.
It can be used as a wiring channel for a signal wiring made of a second layer of aluminum film extending in the same direction as 7.
二九は、第２層目の信号配線の配線チャネルを拡張でき
ることを意味している。29 means that the wiring channel of the second layer signal wiring can be expanded.
なお、ＯＲゲートあるいはＮＯＲゲートの使用しない入
力ピンの浮ピン処理を行う場合には、そのＯＲゲートあ
るいはＮＯＲゲートを構成する基本セルの使用しないゲ
ート電ｐｉ、１５を第１層口のアルミニウム膜からなる
配線によって、ｐ′″型半導体領域１３に接続するよう
にする。すなわち、接地電位Ｖ ｓ ｓ例えばＯ■に固
定する。In addition, when performing floating pin processing for unused input pins of an OR gate or NOR gate, the unused gate voltage pi, 15 of the basic cell constituting the OR gate or NOR gate is removed from the aluminum film at the first layer. It is connected to the p'' type semiconductor region 13 by a wiring such as .That is, the ground potential Vss is fixed to, for example, O■.
次に、第８図に、本実施例の変形例を示す。Next, FIG. 8 shows a modification of this embodiment.
第８図に示した半導体集積回路装置では、ｎ゛型半導体
領域１２及びＰ゛型半導体領域１３が連続的に延在せず
、複数に分割されている。また、ｎ゛型半導体領域１２
は、基本セル８Ａと８Ａの間でＰ＋ソース、ドレイン１
６より配線領域９側に設けている。したがって、ｎ゛型
半導体領域１２によって基本セル８Ａと８Ａの間隔が広
くなることはない。In the semiconductor integrated circuit device shown in FIG. 8, the n' type semiconductor region 12 and the p' type semiconductor region 13 do not extend continuously, but are divided into a plurality of parts. In addition, the n-type semiconductor region 12
is P+ source, drain 1 between basic cells 8A and 8A.
It is provided closer to the wiring area 9 than the wiring area 6. Therefore, the distance between the basic cells 8A and 8A does not become wider due to the n' type semiconductor region 12.
また、配ｖＡ７の下部にも設けられ、これに配線７が接
続孔２３．導電層２４、接続孔２０を通して接続してい
る。配線７の下部以外すなわち基本セル８Ａと８Ａの間
に設けたｎ゛型半導体領域１２には、ｎウェル領域ｎ−
Ｗｅｌｌを通して電源電位Ｖ ｃ ｃが供給される。Ｐ
゛型半導体領域１３は、基本セル８Ａと８Ａの間でｎ″
″″ソースレイン１８より配線領域９側に設けている。It is also provided at the bottom of the wiring A7, and the wiring 7 is connected to the connection hole 23. The conductive layer 24 is connected through the connection hole 20. In the n-type semiconductor region 12 other than the lower part of the wiring 7, that is, between the basic cells 8A and 8A, there is an n-well region n-
A power supply potential Vcc is supplied through the Well. P
The ゛-type semiconductor region 13 is n'' between the basic cells 8A and 8A.
″″It is provided closer to the wiring region 9 than the source rain 18.
また、配線６の下部にも設けられ、これに接続孔２３．
導電層２４、接続孔２０を通して配線６が接続している
。A connection hole 23 is also provided at the bottom of the wiring 6.
The wiring 6 is connected through the conductive layer 24 and the connection hole 20.
配線６の下部以外のｐ°型半導体領域１３にはＰウェル
領域Ｐ−Ｗｅｌｌを通して接地電位Ｖｓｓが供給される
。なお、ｎ゛型半導体領域１２及びｐ゛型半導体領域１
３は、一つの基本セル８Ａにおける２つのゲート電極１
５の間に設けるようにしてもよい。The ground potential Vss is supplied to the p° type semiconductor region 13 other than the lower part of the wiring 6 through the P well region P-Well. Note that the n-type semiconductor region 12 and the p-type semiconductor region 1
3 are two gate electrodes 1 in one basic cell 8A.
It may be provided between 5 and 5.
以上、本発明を実施例にもとずき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。The present invention has been specifically described above based on examples, but 1.
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.
本発明は、第２図に示すような基本セル列と配線領域と
を分ける方式に限らず、第９図に示すような所謂ゲート
敷詰（Ｓ ｅ ａ ｏ ｆ Ｋ ａ ｔ ｃ）方式
にも有効である。第２図との対比かられかるように、第
９図の例の場合、配線領域９を基本セルアレイ内に設け
ることなく、基本セル８Ａを列方向及び行方向に連続し
て配置して（敷詰めて）ある。また、図中上下に隣接す
る基本セル間でｎ又はｐ型ウェル領域を共用するように
、すなわち２つの基本セルのウェル領域が一体に連続し
て形成できるように、基本セル８Ａとｎチャネル及びｐ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔの位置が反転された基
本セル８Ｂとが交互に配置される。これに従って、配線
６，７と配線１０．１１との接続位置が変更されている
。この方式においては、基本セルの密度を増すことが重
要であるが故に１本発明はさらに有効である。The present invention is applicable not only to the method of separating basic cell rows and wiring areas as shown in FIG. 2, but also to the so-called gate laying (Sea of Kat) method as shown in FIG. It is valid. As can be seen from the comparison with FIG. 2, in the case of the example shown in FIG. (packed). In addition, the basic cell 8A and the n-channel and p
The basic cells 8B in which the positions of the channels MISFET are reversed are alternately arranged. Accordingly, the connection positions between the wires 6 and 7 and the wires 10 and 11 have been changed. In this system, it is important to increase the density of basic cells, so the present invention is even more effective.
また１本発明は１両つェル方式でなく、ｎウェル又はｎ
ウェルのいずれか一方のみを有する半導体基板に適用し
てもよい。この場合、ウェル領域ではなく、半導体基板
の表面に基本セル列のＮチャネルＭ Ｉ Ｓ ＦＥＴ又
はＰチャネルＭ Ｉ Ｓ ＦＥＴが形成される。この半
導体基板の表面に形成されたＭＩＳＦＥＴのために、半
導体基板の表面にそれと同一導電型の半導体領域を第１
図に示した半導体領域１２又は１３あるいは第８図に示
した半導体領域１２又は１３のように形成する。In addition, the present invention is not a one-well system, but an n-well or n-well system.
The present invention may also be applied to a semiconductor substrate having only one of the wells. In this case, the N-channel MISFET or P-channel MISFET of the basic cell row is formed not in the well region but on the surface of the semiconductor substrate. For the MISFET formed on the surface of the semiconductor substrate, a first semiconductor region of the same conductivity type is formed on the surface of the semiconductor substrate.
The semiconductor region 12 or 13 shown in the figure or the semiconductor region 12 or 13 shown in FIG. 8 is formed.
また、配線６．７は、第２図に示すように一本づつのみ
でなく、チップサイズで配線抵抗等を考慮して複数組設
けてもよい。Moreover, the wiring 6.7 may be provided not only one at a time as shown in FIG. 2, but also in plural sets in consideration of wiring resistance and the like depending on the chip size.
また、５Ｏ３（Ｓｉｌｉｃｏｎ ｏｎ ５ａｐｐｈ
ｉｒｅ）によって形成した基板を用いた半導体集積回路
装置に適用してもよい。In addition, 5O3 (Silicon on 5apph
The present invention may be applied to a semiconductor integrated circuit device using a substrate formed by IRE).
本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、基本セルの間でウェル又は半導体基板の表面
に定電位？印加しないようにしたので、基本セル列の長
さを縮小することができる。すなわち、集積度の向上を
図ることができる。That is, a constant potential on the surface of the well or semiconductor substrate between the elementary cells? Since no voltage is applied, the length of the basic cell row can be reduced. That is, it is possible to improve the degree of integration.
また、信号が入力されない入力ピンすなわちゲート電極
を第１層目のアルミニウム配線によって定電位に固定（
浮きピン処理）できるので、第２層目の信号配線の配線
領域の拡張を図ることができる。In addition, the input pin to which no signal is input, that is, the gate electrode, is fixed at a constant potential by the first layer of aluminum wiring (
Since floating pin processing) can be performed, the wiring area of the second layer signal wiring can be expanded.
第１図は、半導体集積回路装置の平面図、第２図は、基
本セル列の一部の平面図。
第３図は、基本セルの平面図、
第４図は、第３図の基本セルに構成した論理回路の等価
回路、
第５図は、第３図のＡ−Ａ切断線における断面図、
第６図は、第３図のＢ−Ｂ切断線における断面図、
第７図は、第３図のＣ−Ｃ切断線における断面図、
第８図は、実施例の変形例を示した基本セルの平面図で
ある。
第９図は、本発明の他の実施例の平面図である。
１・・・半導体基板、２・・・ポンディングパッド、３
・・・人出力バッファ回路、４．７．１０・・・Ｖ ｃ
ｃ配線、５．６．１１・・・Ｖｓｓ配線、８・・・基
本セル列、８Ａ・・・基本セル、９・・・配線領域、１
２・・・ｎ３半導体領域、１３・・・Ｐ＋半導体領域、
１４．１９．２２・・・絶縁膜、１５・・・ゲート重陽
、１６．１８・・・ソース、ドレイン、２１・・・第１
層目アルミからなる信号配線、２０．２３・・・接続孔
、２４・・・第１層目アルミからなる導電層、２５・・
・第１層目アルミからなる配！（浮きピン処理）。FIG. 1 is a plan view of a semiconductor integrated circuit device, and FIG. 2 is a plan view of a part of a basic cell array. 3 is a plan view of the basic cell, FIG. 4 is an equivalent circuit of the logic circuit configured in the basic cell of FIG. 3, and FIG. 5 is a sectional view taken along the line AA in FIG. 3. 6 is a sectional view taken along the line B-B in FIG. 3, FIG. 7 is a sectional view taken along the line C-C in FIG. 3, and FIG. 8 is a basic cell showing a modification of the embodiment. FIG. FIG. 9 is a plan view of another embodiment of the invention. 1... Semiconductor substrate, 2... Bonding pad, 3
...Human output buffer circuit, 4.7.10...V c
c wiring, 5.6.11...Vss wiring, 8...basic cell column, 8A...basic cell, 9...wiring area, 1
2...n3 semiconductor region, 13...P+ semiconductor region,
14.19.22... Insulating film, 15... Gate double positive, 16.18... Source, drain, 21... First
Signal wiring made of layer aluminum, 20. 23... Connection hole, 24... Conductive layer made of first layer aluminum, 25...
・The first layer is made of aluminum! (Floating pin processing).
Claims (1)
に配置してセル列を構成し、前記ＭＩＳＦＥＴの間を配
線によって接続して論理を構成する半導体集積回路装置
であって、前記半導体基板またはウェル領域の表面に、
前記セル列のＭＩＳＦＥＴから分離して、前記半導体基
板またはウェル領域と同一導電型の半導体領域を設けた
ことを特徴とする半導体集積回路装置。 ２ 前記セル列の側部に設けた半導体領域は、セル列内
の信号が入力されないＭＩＳＦＥＴのゲート電極が接続
されることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３ 前記セル列の側部に設けた半導体領域は、半導体基
板またはウェル領域に所定の定電位を供給する配線が接
続されることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。[Scope of Claims] 1. A semiconductor integrated circuit device in which MISFETs are arranged in a row on a semiconductor substrate or a well region to form a cell row, and a logic is formed by connecting the MISFETs with wiring, the semiconductor integrated circuit device comprising: On the surface of the semiconductor substrate or well region,
A semiconductor integrated circuit device characterized in that a semiconductor region having the same conductivity type as the semiconductor substrate or well region is provided separated from the MISFET of the cell column. 2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor region provided on the side of the cell column is connected to a gate electrode of a MISFET to which no signal in the cell column is input. 3. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor region provided on the side of the cell row is connected to a wiring for supplying a predetermined constant potential to a semiconductor substrate or a well region. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251673A JPS63107140A (en) | 1986-10-24 | 1986-10-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251673A JPS63107140A (en) | 1986-10-24 | 1986-10-24 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107140A true JPS63107140A (en) | 1988-05-12 |
Family
ID=17226319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251673A Pending JPS63107140A (en) | 1986-10-24 | 1986-10-24 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107140A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393996A (en) * | 1993-04-21 | 1995-02-28 | Siemens Aktiengesellschaft | Integrated semiconductor configuration |
| US5517041A (en) * | 1991-09-02 | 1996-05-14 | Seiko Epson Corporation | Semiconductor device |
| JPH08172175A (en) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | Semiconductor integrated circuit |
| WO1997032399A1 (en) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Semiconductor integrated circuit device |
| JP2007165670A (en) * | 2005-12-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Semiconductor circuit device and its designing method |
-
1986
- 1986-10-24 JP JP61251673A patent/JPS63107140A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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