JPS63107105A - Surface mount type varistor - Google Patents
Surface mount type varistorInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
- H01C7/102—Varistor boundary, e.g. surface layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
発明の背景
［発明の分野］
本発明は一般にバリスタに関するものであり、更に詳し
くは表面実装用の対称な構造を有するバリスタに関する
ものである。BACKGROUND OF THE INVENTION Field of the Invention The present invention relates generally to varistors, and more particularly to varistors having a symmetrical structure for surface mounting.
［関連技術の説明コ
バリスタ、特に金属酸化物バリスタは、非直線抵抗関数
を有する素子として広く受入れられてきた。このような
電圧依存性抵抗素子の電気特性は次式で表わすことがで
きる。Description of Related Art Covaristors, particularly metal oxide varistors, have gained wide acceptance as devices with non-linear resistance functions. The electrical characteristics of such a voltage-dependent resistance element can be expressed by the following equation.
Ｉ −（Ｖ／Ｃ） ｎ
ここでＶはバリスタ両端間の電圧、■はバリスタに流れ
る電流、Ｃは所定の電流での電圧に対応する定数であり
、指数ｎは１より大きい数値である。I - (V/C) n Here, V is the voltage across the varistor, ■ is the current flowing through the varistor, C is a constant corresponding to the voltage at a predetermined current, and the index n is a value larger than 1.
ｎの値は次式で計算される。The value of n is calculated using the following formula.
ｌｏｇ’ｓ （Ｉ２ ／Ｉｔ ）
ｎ ■□
ｌ ｏ ｇｏｏ （Ｖ２ ／Ｖｌ ）ここでｖｌおよ
びｖ２はそれぞれ電流■１および１２に於ける電圧であ
る。Ｃの望ましい値はバリスタを使用する用途の形式に
よってきまる。通常ｎの値はできるだけ大きいことが望
ましい。と云うのは、この指数によってバリスタがオー
ミック特性から離れる度合がきまるからである。log's (I2 /It) n ■□ l o goo (V2 /Vl) where vl and v2 are the voltages at currents 1 and 12, respectively. The desired value of C depends on the type of application in which the varistor will be used. Generally, it is desirable that the value of n be as large as possible. This is because this index determines the degree to which the varistor deviates from ohmic characteristics.
多数の研究者の著しい努力により金属酸化物バリスタの
動作特性と動作方法の理解が向上したが、それでもこの
素子は完全には理解されていない。Although significant efforts by numerous researchers have improved our understanding of the operating characteristics and methods of metal oxide varistors, this device is still not completely understood.
このため、バリスタ動作の多くの顕著な改善は多かれ少
なかれ発見的に行なわれている。改善の理由もしくは改
善の機構または達成度は必らずしも完全にはわかってい
ない。For this reason, many significant improvements in varistor operation have been made more or less heuristically. The reasons for improvement, the mechanism of improvement, or the degree of achievement are not always completely understood.
しかし、バリスタの電気的特性は主としてバリスタ本体
の物理的寸法によってきまることが知られている。バリ
スタのエネルギ一定格はバリスタ本体の体積によってき
まる。バリスタの電圧定格は厚さまたはバリスタ本体を
通る電流径路の長さによってきまる。バリスタの電流能
力は電流の流れの方向に対して垂直に測定したバリスタ
本体の面積によってきまる。However, it is known that the electrical characteristics of a varistor are determined primarily by the physical dimensions of the varistor body. The energy rating of a varistor is determined by the volume of the varistor body. The voltage rating of a varistor is determined by its thickness or the length of the current path through the varistor body. The current capacity of a varistor is determined by the area of the varistor body measured perpendicular to the direction of current flow.
「表面実装型バリスタ」という用語は、一般に、入力端
子と出力端子の両方がバリスタ本体の同じ主面に配置さ
れているバリスタを表わすために使用される。表面実装
型バリスタは特に、バリスタをたとえば印刷回路基板の
上に設置しなければならない用途に適している。このよ
うな用途では、入力端子および出力端子の導電表面は通
常、印刷回路基板の導電体上に直接配置される。入力端
子および出力端子の導電表面と印刷回路基板のそれぞれ
の導電体との間にはんだペーストが配置される。次にア
センブリ全体を加熱してはんだを溶融させることにより
、バリスタの端子と印刷回路基板との間に電気的接続を
作る。The term "surface-mounted varistor" is generally used to describe a varistor in which both the input and output terminals are located on the same major surface of the varistor body. Surface-mounted varistors are particularly suitable for applications where the varistor must be mounted, for example, on a printed circuit board. In such applications, the conductive surfaces of the input and output terminals are typically placed directly on the electrical conductors of the printed circuit board. Solder paste is disposed between the conductive surfaces of the input and output terminals and the respective conductors of the printed circuit board. Electrical connections are then made between the varistor terminals and the printed circuit board by heating the entire assembly to melt the solder.
このような用途では、はんだ付けの前に印刷回路基板に
対してバリスタを正しく配向することが不可欠である。In such applications, it is essential to correctly orient the varistor relative to the printed circuit board prior to soldering.
表面実装型バリスタが正しく配向されない場合、すなわ
ち入力端子および出力端子が配置されているバリスタの
主面が印刷回路基板からずれている場合には、印刷回路
基板の導電体とバリスタの両端子との間の電気的接続が
得られない。その結果、組立てた後の印刷回路基板の回
路は意図した機能を行なわない。このため組立て前に表
面実装型バリスタが正しく配置されているか否か確認し
なければならず、組立て工程の時間と費用がかなり増大
する。If a surface-mounted varistor is not oriented correctly, that is, if the main surface of the varistor where the input and output terminals are located is offset from the printed circuit board, the contact between the conductors of the printed circuit board and the terminals of the varistor may There is no electrical connection between the two. As a result, the printed circuit board circuitry, after assembly, does not perform its intended function. Therefore, it is necessary to check whether the surface-mounted varistor is correctly positioned before assembly, which considerably increases the time and cost of the assembly process.
したがって、本発明の１つの目的は複数の主面の各々に
入力端子と出力端子の両方を設けたバリスタを提供する
ことである。Accordingly, one object of the present invention is to provide a varistor having both an input terminal and an output terminal on each of a plurality of main surfaces.
本発明のもう１つの目的は入力端子と出力端子を互いに
対向する主面に対称に配置した表面実装型バリスタを提
供することである。Another object of the present invention is to provide a surface-mounted varistor in which input terminals and output terminals are symmetrically arranged on opposing main surfaces.
本発明の更にもう１つの目的は充分に不動態化された表
面実装型バリスタを提供することである。Yet another object of the invention is to provide a fully passivated surface mount varistor.
発明の要約
本発明によれば、上記の目的および他の目的を達成する
ため、第１の主面およびそれに対向する第２の主面をそ
なえたバリスタ本体を設け、第１の電極を第１の主面の
少なくとも一部と第２の主面の少なくとも一部に配置し
、同様に第２の電極を第１の主面の少なくとも一部と第
２の主面の少なくとも一部に配置する。第１および第２
の電極は、第１および第２の主面の中間にあって両生面
に平行な軸線を中心として対称にバリスタ本体上に配置
されている。本発明の一実施例では、バリスタを完全に
不動態化（パッシベート）するために誘電体層が対称に
配置される。SUMMARY OF THE INVENTION According to the present invention, in order to achieve the above object and other objects, a varistor body is provided having a first major surface and a second major surface opposite thereto, and a first electrode is connected to the first major surface. and a second electrode is similarly arranged on at least a portion of the first principal surface and at least a portion of the second principal surface. . 1st and 2nd
The electrodes are disposed on the varistor body symmetrically about an axis that is located between the first and second principal surfaces and parallel to the amphiboid surfaces. In one embodiment of the invention, the dielectric layers are arranged symmetrically to completely passivate the varistor.
実施例の説明 以下、図面を参照して本発明の詳細な説明する。Description of examples Hereinafter, the present invention will be described in detail with reference to the drawings.
以下の詳細な説明では本発明の最も好適と考えられる実
施の態り玉について説明する。この説明は限定的な意味
のものでなく、単に本発明の一般的な原理を示すことを
目的としているに過ぎない。The following detailed description describes the most preferred embodiments of the invention. This description is not meant to be limiting, but is merely intended to illustrate the general principles of the invention.
本発明の範囲は特許請求の範囲の記載によって規定され
る。The scope of the invention is defined by the claims.
第１図には公知の構造のバリスタ１０が示されている。FIG. 1 shows a varistor 10 of known construction.
バリスタ１０は第１の主面１４とそれに対向する第２の
主面１６をそなえたバリスタ本体１２を有する。バリス
タ本体１２は酸化亜鉛等の金属酸化物および予め選定さ
れた複数のふ加物を基本構成成分とする焼結体で構成す
ることが好ましい。バリスタ本体１２の製造方法は当業
者には周知であるので、ここではこれ以上説明しない。The varistor 10 has a varistor body 12 having a first main surface 14 and a second main surface 16 opposite thereto. The varistor body 12 is preferably constructed of a sintered body whose basic constituents are a metal oxide such as zinc oxide and a plurality of preselected fumes. The method of manufacturing the varistor body 12 is well known to those skilled in the art and will not be described further here.
一般に、バリスタ本体１２を製造するには、例えば、主
要構成成分を混合し、スプレ乾燥し、圧縮成型してグリ
ーン（未焼結）ペレットを形成する。Generally, the varistor body 12 is manufactured by, for example, mixing the main components, spray drying, and compression molding to form green (unsintered) pellets.
次にこのペレットを高温で焼結することにより、所望の
バリスタ特性を有するバリスタ本体が得られる。This pellet is then sintered at high temperature to obtain a varistor body having desired varistor properties.
バリスタ１０は更に第１および第２の電極１８および２
０を有する。第１および第２の電極１８および２０はバ
リスタ本体１２の第１の主面１４および第２の主表面１
６にそれぞれ形成される。Varistor 10 further includes first and second electrodes 18 and 2.
has 0. The first and second electrodes 18 and 20 are connected to the first major surface 14 and the second major surface 1 of the varistor body 12.
6, respectively.
電極１８および２０は、例えば、電極としての銀ペイン
トをシルクスクリーニング等によりバリスタ本体１２の
第１の主面１４および第２の主面１６に塗布し、比較的
高い温度たとえば８００ｍで焼成してバリスタ本体１２
に対して電気的に接触させることにより形成することが
できる。（図示しない）導電性リード線を通常はんだ付
けによって電極１８および２０に取付けることができる
。The electrodes 18 and 20 are formed by, for example, applying silver paint as an electrode to the first main surface 14 and second main surface 16 of the varistor body 12 by silk screening or the like, and baking it at a relatively high temperature, for example, 800 m, to form a varistor. Main body 12
It can be formed by electrically contacting with. Conductive leads (not shown) can be attached to electrodes 18 and 20, typically by soldering.
第２図は表面実装用に使用できる。公知のバリスタ１１
０を示す。バリスタ１１０はバリスタ本体１１２の第１
の主面１１４および第２の主面１１６に取付けられた第
１および第２の電極１１８および１２０を有する。バリ
スタ本体１１２の形成およびバリスタ本体１１２への電
極１１８および１２０の取付けは前に第１図について説
明したように行なうことができる。Figure 2 can be used for surface mounting. Known barista 11
Indicates 0. The varistor 110 is the first part of the varistor body 112.
has first and second electrodes 118 and 120 attached to a major surface 114 and a second major surface 116 of. Formation of varistor body 112 and attachment of electrodes 118 and 120 to varistor body 112 may be performed as previously described with respect to FIG.
バリスタ１１０では、第１の主表面１１４に設けられた
第１の電極１１８の一部がバリスタ本体１１２の第１の
端面１１１に沿って延在し、更に第２の主面１１６の一
部に沿って延在する。したがって、第１の電極１１８の
少なくとも一部と第２の電極１２０がともにバリスタ本
体１１２の一方の主面１１６上に配置される。バリスタ
本体１１２の第２の主面１１６上に配置された第１の電
極１１８の一部と第２の電極１２０との間の近接距離Ｓ
は第１および第２の主面１１４および１１６の間のバリ
スタ本体１１２の厚さｔよりも大きいことが好ましい。In the varistor 110, a portion of the first electrode 118 provided on the first main surface 114 extends along the first end surface 111 of the varistor body 112, and further extends along a portion of the second main surface 116. extending along. Therefore, at least a portion of the first electrode 118 and the second electrode 120 are both disposed on one main surface 116 of the varistor body 112. Proximity distance S between a portion of the first electrode 118 disposed on the second main surface 116 of the varistor body 112 and the second electrode 120
is preferably greater than the thickness t of the varistor body 112 between the first and second major surfaces 114 and 116.
（ここで「近接」という用語は電極間の最も近い２点間
の距離を表わすために使用されている）。近接距離をこ
のように定めると電極１１８と１２０との間のアーク発
生と表面漏洩電流が少なくなり、電流はバリスタの主面
１１６に沿って流れるよりもむしろ電極１１８および１
２０の間のバリスタ本体１１２の厚さｔを通って流れる
ようになる。(The term "proximity" is used here to refer to the distance between the two closest points between the electrodes). This proximity distance reduces arcing and surface leakage current between electrodes 118 and 120, with current flowing between electrodes 118 and 120 rather than along the major surface 116 of the varistor.
20 through the thickness t of the varistor body 112.
バリスタ１１０はバリスタをたとえば印刷回路基板上に
配置しなければならない用途に特に適している。このよ
うな用途では、電極１１８の一部と電極１２０が配置さ
れている第２の主面１１６を印刷回路基板に対面させる
ようにバリスタが配向される。電極１１８および１２０
の導電表面は通常、印刷回路基板の導電体上に配置され
る。はんだペーストを各電極の導電表面と印刷回路基板
のそれぞれの導電体との間に配置し、次にこのアセンブ
リ全体を加熱してはんだを溶融させることにより、電極
１１８および１２０と印刷回路基板の導電体との間の電
気的接続が作られる。Varistor 110 is particularly suitable for applications where the varistor must be placed on, for example, a printed circuit board. In such applications, the varistor is oriented such that the second major surface 116, on which a portion of the electrode 118 and the electrode 120 are disposed, faces the printed circuit board. electrodes 118 and 120
The electrically conductive surface of the electrically conductive surface is typically disposed on the electrical conductor of the printed circuit board. The conductivity of electrodes 118 and 120 and the printed circuit board is established by placing solder paste between the conductive surface of each electrode and the respective conductor of the printed circuit board, and then heating the entire assembly to melt the solder. An electrical connection is made with the body.
上記のような用途にバリスタ１１０を使うときは、印刷
回路基板に対してバリスタを正しく配向することが不可
欠である。すなわち、第１の電極１１８の一部と第２の
電極１２０を設置した第２の主面１１６が印刷回路基板
に対面するようにバリスタを配置しなければならない。When using varistor 110 in applications such as those described above, proper orientation of the varistor with respect to the printed circuit board is essential. That is, the varistor must be arranged so that the second main surface 116, on which a portion of the first electrode 118 and the second electrode 120 are disposed, faces the printed circuit board.
もし第１の主面１１４が印刷回路基板に対面するように
バリスタ１１０を配向した場合には、印刷回路基板の導
電体と電極１２０との間の電気的接続は得られない。こ
の配向では第２の電極１２０との電気的接続が得られな
いので、最終的に組立てられた回路は所期の動作を行な
わない。従って、印刷回路基板に対して第２の主面１１
６を正しく配向し、はんだ付けに先立ってバリスタ１１
０の正しい配向を確認しなければならないことにより、
組立て工程の時間と費用がかなり大きくなる。If the varistor 110 is oriented such that the first major surface 114 faces the printed circuit board, no electrical connection between the printed circuit board conductors and the electrodes 120 is obtained. This orientation does not provide electrical connection with the second electrode 120, so the final assembled circuit will not perform as intended. Therefore, the second major surface 11
6 and varistor 11 before soldering.
By having to check the correct orientation of 0,
The time and cost of the assembly process increases considerably.
第３図は本発明の一実施例によるバリスタ２１０を示す
。バリスタ本体２１２が第１および第２の電極２１８お
よび２２０をそなえており、第１および第２の電極２１
８および２２０がバリスタ本体２１２の第１の主面２１
４および第２の主面２１６にそれぞれ取付けられる。バ
リスタ本体２１２の形成ならびに電極２１８および２２
０のバリスタ本体２１２への取付けは第１図について前
に説明したように行なうことができる。FIG. 3 shows a varistor 210 according to one embodiment of the invention. The varistor body 212 has first and second electrodes 218 and 220, and the first and second electrodes 21
8 and 220 are the first main surface 21 of the varistor body 212
4 and second major surface 216, respectively. Formation of varistor body 212 and electrodes 218 and 22
Attachment of the 0 to the varistor body 212 can be performed as previously described with respect to FIG.
バリスタ２１０では、第１の主面２１４上に設けられる
第１の電極２１８の一部がバリスタ本体２１２の第１の
端面２１１に沿って延在し、更に第２の主面２１６の一
部に沿って延在する。したがって第１の電極２１８の一
部と第２の電極２２０がともにバリスタ本体２１２の第
２の主面２１６上に配置される。In the varistor 210, a portion of the first electrode 218 provided on the first main surface 214 extends along the first end surface 211 of the varistor body 212, and further extends along a portion of the second main surface 216. extending along. Therefore, a portion of the first electrode 218 and the second electrode 220 are both located on the second major surface 216 of the varistor body 212.
同様に、第２の主面２１６上に設けられる第２の電極２
２０はバリスタ本体２１２の第２の対向する端面２１３
に沿って延在し、更に第１の主面２１４の一部に沿って
延在する。したがって、第２の電極２２０の一部と第１
の電極２１８がともにバリスタ本体２１２の第１の主面
２１４上に配置される。Similarly, the second electrode 2 provided on the second main surface 216
20 is a second opposing end surface 213 of the varistor main body 212
, and further extends along a portion of the first main surface 214. Therefore, a portion of the second electrode 220 and a portion of the first electrode 220
electrodes 218 are both disposed on the first major surface 214 of the varistor body 212.
第２の主面２１６上に配置された第１の電極２１８の部
分は第１の主面２１４上に配置された第２の電極２２０
の部分゛と形状および寸法がほぼ同一である。第１の主
面２１４上の電極２１８と電極２２０との間の近接距離
Ｓは第２の主面２１６上の電極２１８と電極２２０との
間の近接距離Ｓにほぼ等しい。この場合も第２図のバリ
スタ１１０について説明したのと同様の理由で距離Ｓは
バリスタ本体２１２の厚さｔよりも大きくすることが好
ましい。従って、第１の電極２１８と第２の電極２２０
は第３図に示すようにバリスタ本体２１２の第１および
第２の主面２１４および２１６に対してほぼ逆対称に配
置されている。（ここで使用する「逆対称」という用語
は第１の電極が第１および第２の主表面によって定めら
れる平面に平行に伸びる軸線を中心として１８０度回転
した第２の電極の鏡像を形成するような構成を意味する
）。A portion of the first electrode 218 disposed on the second major surface 216 is a portion of the second electrode 220 disposed on the first major surface 214.
The shape and dimensions are almost the same as that of the part. The proximity distance S between the electrode 218 and the electrode 220 on the first major surface 214 is approximately equal to the proximity distance S between the electrode 218 and the electrode 220 on the second major surface 216. In this case as well, it is preferable that the distance S be larger than the thickness t of the varistor body 212 for the same reason as explained for the varistor 110 in FIG. Therefore, the first electrode 218 and the second electrode 220
are arranged substantially antisymmetrically with respect to the first and second major surfaces 214 and 216 of the varistor body 212, as shown in FIG. (The term "antisymmetric" as used herein means that the first electrode forms a mirror image of the second electrode rotated 180 degrees about an axis extending parallel to the plane defined by the first and second major surfaces. ).
電極２１８および２２０の逆対称構成は表面実装用途で
は特に有利である。前述したように、表面実装型バリス
タは例えば印刷回路基板上の所定の位置に配置するよう
に設計することが好ましい。The antisymmetric configuration of electrodes 218 and 220 is particularly advantageous in surface mount applications. As mentioned above, surface-mounted varistors are preferably designed to be placed in a predetermined location on, for example, a printed circuit board.
第２図のバリスタ１１０のような非対称な表面実装型バ
リスタの場合には、印刷回路基板の上に置く前にバリス
タの第１および第２の主面を正しく配向する必要がある
。In the case of an asymmetric surface mount varistor, such as varistor 110 of FIG. 2, it is necessary to properly orient the first and second major surfaces of the varistor before placing it on the printed circuit board.
はんだ付けの前にバリスタの主面の配向を確認する必要
性は第３図に示すバリスタ２１０の電極２１８および２
２０の逆対称構成によってなくなる。すなわち、バリス
タ本体２１２の第１または第２の主面２１４または２１
６が印刷回路基板の導電体に対面するか否かに拘わらず
、第１および第２の電極２１８および２２０はともに常
に基板表面と電気的に接触する。印刷回路基板上にバリ
スタを配置する前に第１および第２の主面２１４および
２１６の配向を確認する必要がないので、組立て時間を
大幅に短縮することができる。The need to confirm the orientation of the main surface of the varistor before soldering is due to the need to confirm the orientation of the main surfaces of the varistor 210 and 2
The antisymmetric configuration of 20 eliminates this. That is, the first or second main surface 214 or 21 of the varistor body 212
Regardless of whether 6 faces a conductor on the printed circuit board, both first and second electrodes 218 and 220 are always in electrical contact with the substrate surface. Assembly time can be significantly reduced since there is no need to confirm the orientation of the first and second major surfaces 214 and 216 before placing the varistor on the printed circuit board.
第４図は、第３図のバリスタ２１０と同様に、電極３１
８および３２０がバリスタ本体３１２の主面３１４およ
び３１６に対してほぼ逆対称に配置されているバリスタ
３１０を示す。しかし第４図のバリスタ３１０では、バ
リスタ本体３１２の主面３１４および３１６上の電極３
１８と電極３２０との間の領域に絶縁または不動態化（
パッシベーション）用の誘電体材料３３０が充填される
。FIG. 4 shows an electrode 31 similar to the varistor 210 in FIG.
8 and 320 illustrate a varistor 310 that is disposed approximately antisymmetrically with respect to major surfaces 314 and 316 of a varistor body 312. However, in the varistor 310 of FIG. 4, the electrodes 3 on the main surfaces 314 and 316 of the varistor body 312
18 and the electrode 320 is insulated or passivated (
A dielectric material 330 for passivation is filled.
この絶縁材料はたとえばガラスまたはポリマーの形式に
することができる。米国特許第３，８５７゜１７４号に
述べられているような不動態化コーティングをこの目的
に使ってもよい。絶縁材料または不動態化材料３００に
よって、漂遊電流がバリスタ３１０の動作に影響を及ぼ
すことを防止し、またバリスタ３１０を比較的「汚い」
雰囲気で使うことかできる。すなわち、絶縁材料または
不動態化材料３３０が存在するため、可動イオンが電極
３１８および３２０の間のバリスタ本体３１２の活性表
面３１４および３１６に干渉しないようにしながらバリ
スタ３１０をはんだ付けすることができる。このように
不動態化材料または絶縁材料３３０は素子の安定性を向
上させ、漏洩電流を減らす役目を果し、従って素子の性
能を著しく改善する。This insulating material can be in the form of glass or polymer, for example. Passivating coatings such as those described in US Pat. No. 3,857.174 may be used for this purpose. The insulating or passivating material 300 prevents stray currents from affecting the operation of the varistor 310 and also keeps the varistor 310 relatively "dirty".
It can be used depending on the atmosphere. That is, the presence of the insulating or passivating material 330 allows the varistor 310 to be soldered while preventing mobile ions from interfering with the active surfaces 314 and 316 of the varistor body 312 between the electrodes 318 and 320. The passivating or insulating material 330 thus serves to improve the stability of the device and reduce leakage current, thus significantly improving the performance of the device.
第５図は第３図のバリスタ２１０と同様に、電極４１８
および４２０がバリスタ本体４１２の主面４１４および
４１６に対してほぼ逆対称に配置されているバリスタ４
１０を示す。バリスタ本体４１２の主面４１４および４
１６上の電極４１８および４２０の間の領域には、第４
図のバリスタ３１０と同様に絶縁または不動態化用の誘
電体材料４３０が充填される。しかし第５図のバリスタ
４１０では、第１の主面４１４上の電極４１８および４
２０の間の空間に充填された誘電体材料４３０が第１の
主面４１４Ｊ：に配置された電極４１８の表面の一部の
上まで延在する。電極４１８の比較的小さな表面領域が
誘電体材料４３０によって被覆されない。これは電極４
１８とたとえば印刷回路基板の導電体との間の電気的接
続を容易に行なえるようにするためである。FIG. 5 shows an electrode 418 similar to the varistor 210 in FIG.
and 420 are arranged substantially antisymmetrically with respect to the main surfaces 414 and 416 of the varistor body 412
10 is shown. Main surfaces 414 and 4 of varistor body 412
In the region between electrodes 418 and 420 on 16, a fourth
It is filled with an insulating or passivating dielectric material 430 similar to the varistor 310 shown. However, in the varistor 410 of FIG. 5, the electrodes 418 and 4 on the first major surface 414
A dielectric material 430 filling the space between the electrodes 20 extends over a portion of the surface of the electrode 418 disposed on the first major surface 414J. A relatively small surface area of electrode 418 is not covered by dielectric material 430. This is electrode 4
This is to facilitate the electrical connection between 18 and, for example, a conductor on a printed circuit board.
第２の主面４１６上の電極４１８および４２０の間の空
間に充填された誘電体材料４３０も同様に第２の主表面
４１６の上に配置された電極４２０の表面の一部の上ま
で延在する。電極４２０の比較的小さな表面領域が誘電
体材料４３０によって被覆されない。これも電極４２０
とたとえば印刷回路基板の導電体との間の電気的接続を
容品に行なえるようにするためである。誘電体材料４３
０が第１および第２の電極４１８および４２０の表面の
一部をおおうため、はんだ付は工程の際に電極４１８お
よび４２０に沿ってはんだが拡がることが防止される。Dielectric material 430 filling the space between electrodes 418 and 420 on second major surface 416 similarly extends over a portion of the surface of electrode 420 disposed on second major surface 416. Exists. A relatively small surface area of electrode 420 is not covered by dielectric material 430. This is also the electrode 420
This is to enable an electrical connection to be made between the package and, for example, a conductor of a printed circuit board. Dielectric material 43
0 covers a portion of the surfaces of the first and second electrodes 418 and 420, thereby preventing the solder from spreading along the electrodes 418 and 420 during the soldering process.
第６図は本発明のもう１つの実施例によるバリスタ５１
０を示す。バリスタ５１０は第１および第２の電極５１
８および５２０を有し、これらの電極５１８および５２
０はバリスタ本体５１２の第１の主面５１４および第２
の主面５１６にそれぞれ取付けられている。FIG. 6 shows a varistor 51 according to another embodiment of the invention.
Indicates 0. Varistor 510 has first and second electrodes 51
8 and 520, and these electrodes 518 and 52
0 is the first main surface 514 and the second main surface 514 of the varistor body 512.
are attached to the main surfaces 516 of the main surfaces 516, respectively.
誘電体材料の第１の層５４０がバリスタ本体５１２の第
１の端面５１１に設けられる。誘電体層５４０の一部は
バリスタ本体５１２の第１の端面５１１に隣接した第１
の主面５１４の領域をおおう。誘電体層５４０のもう１
つの部分はバリスタ本体５１２の第１の端面５１１に隣
接した第２の主面５１６の領域をおおう。A first layer 540 of dielectric material is provided on the first end surface 511 of the varistor body 512. A portion of the dielectric layer 540 is connected to the first end surface 511 of the varistor body 512.
The main surface 514 of the main surface 514 is covered. Another dielectric layer 540
The two portions cover a region of the second major surface 516 adjacent to the first end surface 511 of the varistor body 512 .
誘電材料の第２の層５４２が７５リスク本体５１２の第
２の対向した端面５１３に設けられる。誘電体層５４２
の一部はバリスタ本体５１２の第２の端面５１３に隣接
した第１の主面５１４の領域をおおう。誘電体層５４２
のもう１つの部分は第２の端面５１３に隣接した第２の
主面５１６の領域をおおう。好ましい実施例では、第１
および第２の主面５１４および５１６の領域をおおう第
１および第２の誘電体層５４０および５４２の部分は寸
法と形状がほぼ同じである。後で詳しく説明するように
、誘電体層５４０および５４２はメタライズ層５５０お
よび５５２の付着に必要な高い温度に耐え得るガラス等
の材料で形成することが好ましい。A second layer 542 of dielectric material is provided on the second opposed end surface 513 of the 75 risk body 512. dielectric layer 542
covers a region of the first main surface 514 adjacent to the second end surface 513 of the varistor body 512 . dielectric layer 542
Another portion covers a region of the second major surface 516 adjacent to the second end surface 513. In a preferred embodiment, the first
and the portions of the first and second dielectric layers 540 and 542 overlying the regions of the second major surfaces 514 and 516 are substantially similar in size and shape. As discussed in more detail below, dielectric layers 540 and 542 are preferably formed of a material, such as glass, that can withstand the high temperatures required to deposit metallization layers 550 and 552.
バリスタ本体５１２の第１の主面５１４上に配置された
第１の電極５１８は、第１の誘電体層５４０の縁に直接
隣接した領域から第１の主面５１４に沿って第２の誘電
体層５４２の縁に直接隣接した領域まで延在する。第６
図に示すように第１の電極５１８の一部が第１の誘電体
層５４θの縁と重なり、第１の電極５１Ｂのもう１つの
部分が第２の誘電体層５４２の縁と重なることが好まし
い。A first electrode 518 disposed on the first major surface 514 of the varistor body 512 connects a second dielectric layer along the first major surface 514 from an area immediately adjacent the edge of the first dielectric layer 540. It extends to the area immediately adjacent the edge of body layer 542. 6th
As shown in the figure, a portion of the first electrode 518 overlaps with the edge of the first dielectric layer 54θ, and another portion of the first electrode 51B overlaps with the edge of the second dielectric layer 542. preferable.
バリスタ本体５１２の第２の主面５１６上に配置された
第２の電極５２０は、第１の誘電体層５４０の縁に直接
隣接した領域から第２の主面５１６に沿って第２の誘電
体層５４２の縁に直接隣接した領域まで延在する。第２
の電極５２０の一部が第１の誘電体層５４０の縁と重な
り、第２の電極５２０のもう１つの部分が第２の誘電体
層５４２の縁と重なることが好ましい。したがって第６
図の側断面図に示すように側面から見たとき、バリスタ
本体５１２の表面は第１および第２の電極５１８および
５２０と第１および第２の誘電体層５４０および５４２
とによっておおわれている。A second electrode 520 disposed on the second major surface 516 of the varistor body 512 extends from a region immediately adjacent the edge of the first dielectric layer 540 along the second major surface 516. It extends to the area immediately adjacent the edge of body layer 542. Second
Preferably, a portion of the electrode 520 overlaps the edge of the first dielectric layer 540 and another portion of the second electrode 520 overlaps the edge of the second dielectric layer 542. Therefore, the sixth
When viewed from the side as shown in the side cross-sectional view, the surface of the varistor body 512 includes first and second electrodes 518 and 520 and first and second dielectric layers 540 and 542.
It is covered by.
第３の誘電体層５３０が第１の電極５１８の表面の大部
分の上に配置される。しかしバリスタ本体５１２の第２
の端面５１３に隣接した第１の電極５１８の表面の小領
域は第３の誘電体層５３０によっておおわれていない。A third dielectric layer 530 is disposed over most of the surface of the first electrode 518. However, the second part of the varistor body 512
A small region of the surface of the first electrode 518 adjacent to the end surface 513 of the electrode is not covered by the third dielectric layer 530.
後で詳しく説明するように第１の電極５１８の露出した
表面領域によってメタライズ層５５２との電気的接続が
容易に行なえる。バリスタ本体５１２の第１の端面５１
１に隣接した第３の誘電体層５３０の領域は第１の誘電
体層５４０に接触する。したがって、バリスタ本体５１
２の第１の端面５１１に隣接した第１の電極５１８の縁
全体が第１および第３の誘電体層５４０および５３０に
よって完全に絶縁される。The exposed surface area of the first electrode 518 facilitates electrical connection to the metallized layer 552, as will be explained in more detail below. First end surface 51 of varistor body 512
A region of the third dielectric layer 530 adjacent to the first dielectric layer 540 contacts the first dielectric layer 540 . Therefore, the varistor body 51
The entire edge of the first electrode 518 adjacent to the first end surface 511 of the second electrode is completely insulated by the first and third dielectric layers 540 and 530.
第４の誘電体層５３２が第２の電極５２０の表面の大部
分の上に配置される。しかし、バリスタ本体５１２の第
１の端面５１１に隣接した第２の電極５２０の表面の小
領域は第４の誘電体層５３２によっておおわれていない
。この第２の電極５２０の露出した表面領域は第２の電
極５２０とメタライズ層５５０との間の電気的接続を行
なえるようにするためのものである。バリスタ本体５１
２の第２の端面５１３に隣接した第４の誘電体層５３２
の領域は第２の誘電体層５４２に接触する。A fourth dielectric layer 532 is disposed over most of the surface of second electrode 520. However, a small region of the surface of the second electrode 520 adjacent to the first end surface 511 of the varistor body 512 is not covered by the fourth dielectric layer 532. This exposed surface area of second electrode 520 is provided to allow electrical connection between second electrode 520 and metallization layer 550. Barista body 51
The fourth dielectric layer 532 adjacent to the second end surface 513 of No. 2
The region contacts the second dielectric layer 542.
したがって、バリスタ本体５１２の第２の端面５１３に
隣接した第２の電極５２０の縁全体が第２および第４の
誘電体層５４２および５３２によって完全に絶縁される
。Therefore, the entire edge of second electrode 520 adjacent second end surface 513 of varistor body 512 is completely insulated by second and fourth dielectric layers 542 and 532.
第１のメタライズ層５５０が第１の誘電体層５４０の上
に設けられている。第１のメタライズ層５５０は第４の
誘電体層５３２の縁と接し、かつ第２の電極５２０と電
気的に接続されるように延在する。これにより第１のメ
タライズ層５５０は第２の主面５１６に隣接した電気的
接触面を提供し、これを介して第２の電極５２０とたと
えば印刷回路基板の導電体との間の電気的接続を行なう
ことができる。A first metallization layer 550 is provided over the first dielectric layer 540. The first metallized layer 550 extends to contact the edge of the fourth dielectric layer 532 and to be electrically connected to the second electrode 520 . The first metallization layer 550 thereby provides an electrical contact surface adjacent the second major surface 516 through which an electrical connection is made between the second electrode 520 and a conductor of a printed circuit board, for example. can be done.
第１のメタライズ層５５０は更に第３の誘電体層５３０
の縁に接するように延在する、好適な実施態様では第１
のメタライズ層５５０は第３の誘電体層５３０の縁に重
なる。これにより第１のメタライズ層５５０は第１の主
面５１４に隣接した電気的接触面を提供し、これを介し
て第２の電極５２０とたとえば印刷回路基板の導電体と
の間の電気的接続を行なうことができる。The first metallization layer 550 further includes a third dielectric layer 530.
In a preferred embodiment, the first
The metallization layer 550 overlaps the edge of the third dielectric layer 530. The first metallization layer 550 thereby provides an electrical contact surface adjacent the first major surface 514 through which an electrical connection is made between the second electrode 520 and a conductor of a printed circuit board, for example. can be done.
第２のメタライズ層５５２が第２の誘電体層５４２の上
に設けられている。第２のメタライズ層５５２は第３の
誘電体層５３０の縁に接し、かつ第１の電極５１８と電
気的に接続するように延在する。これにより第２のメタ
ライズ層５５２は第１の主面５１４に隣接した電気的接
触面を提供し、これを介して第１の電極５１８と印刷回
路基板の導電体との間の電気的接続を行なうことができ
る。A second metallization layer 552 is provided over the second dielectric layer 542. The second metallized layer 552 extends to contact the edge of the third dielectric layer 530 and to be electrically connected to the first electrode 518 . The second metallization layer 552 thereby provides an electrical contact surface adjacent the first major surface 514 through which an electrical connection is made between the first electrode 518 and the printed circuit board conductor. can be done.
第２のメタライズ層５５２は更に第４の誘電体層５３２
の縁に接するように延在する。好適な実施態様では、第
２のメタライズ層５５２の一部が第４の誘電体層５３２
の縁に重なる。これにより第２のメタライズ層５５２は
第２の主面５１６に隣接した電気接触面を提供し、これ
を介して第１の電極５１８と印刷回路基板の導電体との
間の電気的接続を行うことができる。The second metallization layer 552 further includes a fourth dielectric layer 532.
Extends so as to touch the edge of In a preferred embodiment, a portion of second metallization layer 552 is part of fourth dielectric layer 532.
overlaps the edge of The second metallization layer 552 thereby provides an electrical contact surface adjacent the second major surface 516 through which an electrical connection is made between the first electrode 518 and the electrical conductor of the printed circuit board. be able to.
このようにバリスタ５１０は第１および第２の主面５１
４および５１６に対して完全に逆対称の構成になってい
る。すなわち、両電極５１８および５２０に対する電気
的接続のために両方の主表面に隣接してそれぞれ端子が
形成されている。したがってバリスタ５１０を表面実装
用として用いれば、たとえば逆対称＋：ｌ成のバリスタ
２１０について述べたのと同じ利点が得られる。In this way, the varistor 510 has the first and second main surfaces 51
4 and 516, the configuration is completely antisymmetric. That is, terminals are formed adjacent to both major surfaces for electrical connection to both electrodes 518 and 520, respectively. Therefore, if the varistor 510 is used for surface mounting, the same advantages as described for the antisymmetric +:l configuration varistor 210 can be obtained, for example.
更に、種々の誘電体層５３０，５３２，５４０および５
４２はバリスタ５１０を完全に不動態化する。これによ
り、バリスタ５１０は環境から保護され、それ以上のカ
プセル封じは必要としない。Additionally, various dielectric layers 530, 532, 540 and 5
42 completely passivates the varistor 510. This protects the varistor 510 from the environment and requires no further encapsulation.
第７図は第６図のバリスタ５１０を端面から見た断面図
である。バリスタ本体５１２の第１および第２の端面５
１１および５１３に誘電体層５４０および５４２を配置
したのと同様に、第７図に示すようにバリスタ本体５１
２の第１および第２の側面５１１ａおよび５１３ａに第
１および第２の誘電体層５４０ａおよび５４２ａが配置
される。FIG. 7 is a cross-sectional view of the varistor 510 shown in FIG. 6 viewed from an end face. First and second end faces 5 of varistor body 512
Similarly to the arrangement of dielectric layers 540 and 542 on varistor body 51 and 513, as shown in FIG.
First and second dielectric layers 540a and 542a are disposed on first and second side surfaces 511a and 513a of 2.
誘電体層５４０ａおよび５４２ａは誘電体層５４０およ
び５４２に使用されるものとほぼ同じ組成のガラス等の
材料で形成することができる。しがし、メタライズ層を
ＲＮ体層５４０ａおよび５４２ａの上に設けることは意
図していないので、その材料はメタライズ層を付着させ
るのに必要な高い温度に耐え得る材料である必要はない
。したがって、誘電体層５４０ａおよび５４２ａ用の材
料としては可塑性重合体のような材料を使用してもよい
。Dielectric layers 540a and 542a may be formed of a material such as glass of approximately the same composition as that used for dielectric layers 540 and 542. However, since it is not intended that the metallization layer be provided over the RN body layers 540a and 542a, the material need not be able to withstand the high temperatures required to deposit the metallization layer. Accordingly, materials such as plastic polymers may be used for dielectric layers 540a and 542a.
第７図はまたバリスタ本体５１２の第１および第２の主
面５１４および５１６の上にそれぞれ配置された第１お
よび第２の電極５１８および５２０を示している。第１
および第２の電極５１８および５２０の縁は誘電体層５
４０ａおよび５４２ａの縁に接する。第７図に示すよう
に、第１および第２の電極５１８および５２０の小部分
が誘電体層５４０ａおよび５４２ａと重なってもよい。FIG. 7 also shows first and second electrodes 518 and 520 disposed on first and second major surfaces 514 and 516, respectively, of varistor body 512. 1st
and the edges of the second electrodes 518 and 520 are formed by the dielectric layer 5
It touches the edges of 40a and 542a. As shown in FIG. 7, small portions of first and second electrodes 518 and 520 may overlap dielectric layers 540a and 542a.
第３および第４の誘電体層５３０および５３２が電極５
１８および５２０の上に配置されている。The third and fourth dielectric layers 530 and 532
18 and 520.
第３および第４の誘電体層５３０および５３２はそれぞ
れ電極５１８および５２０の表面全体をおおうように延
在しているので、第３および第４の誘電体層５３０およ
び５３２の縁が誘電体層５４０ａおよび５４２ａに接触
する。したがって第７図の断面図に示すように端面から
見たとき、電極５１８および５２０は周囲の環境から完
全に絶縁され、それ以上のカプセル封じは必要としない
。The third and fourth dielectric layers 530 and 532 extend to cover the entire surface of the electrodes 518 and 520, respectively, so that the edges of the third and fourth dielectric layers 530 and 532 Contact 540a and 542a. Thus, when viewed end-on as shown in the cross-sectional view of FIG. 7, electrodes 518 and 520 are completely isolated from the surrounding environment and require no further encapsulation.
以上のように、本発明は種々の特定の形式で実施できる
ことが理解されよう。したがって、上記の実施例はすべ
ての点で説明のためのものであり、本発明を限定するも
のではない。発明の範囲は特許請求の範囲によって規定
される。そして特許請求の範囲の意味と範囲内にはいる
すべての変形は本発明の範囲に包含されるものである。From the foregoing, it will be appreciated that the invention may be embodied in various specific forms. Accordingly, the above examples are in all respects illustrative and not limiting. The scope of the invention is defined by the claims. All modifications that come within the meaning and scope of the claims are intended to be embraced within the scope of the invention.
第１図は公知のバリスタ構造の側断面図である。
第２図は２つの電極をバリスタ本体の同じ主面上に配置
した公知のバリスタ構造の側断面図である。
第３図は２つの電極をバリスタ本体に対称に取付けた本
発明の一実施例によるバリスタの側断面図である。第４
図は誘電体材料を電極の間に配置した本発明のもう１つ
の実施例によるバリスタの側断面図である。第５図は誘
電体材料を電極表面の一部の上に配置した本発明のもう
１つの実施例によるバリスタの側断面図である。第６図
は対称な不動態化コーティングを設けた本発明の代替実
施例によるバリスタの側断面図である。第７図は第６図
の素子の端断面図である。
［主な符号の説明コ
２１０．３１０，４１０．５１０・・・バリスタ、２１
２．３１２，４１２，５１２・・・バリスタ本体
２１４．３１４，４１４．５１４・・・第１の主面、２
１６．３１６，４１６，５１６・・・第２の主面、２１
８．３１８，４１８，５１８・・・第１の電極、２２０
．３２０，４２０．５２０・・・第２の電極、３３０．
４３０，５４０．５４２・・・誘電体層、５５０・・・
第１のメタライズ層、
５５２・・・第２のメタライズ層。FIG. 1 is a side sectional view of a known varistor structure. FIG. 2 is a side sectional view of a known varistor structure in which two electrodes are arranged on the same major surface of the varistor body. FIG. 3 is a side cross-sectional view of a varistor according to an embodiment of the present invention in which two electrodes are symmetrically attached to the varistor body. Fourth
The figure is a side sectional view of a varistor according to another embodiment of the invention in which a dielectric material is disposed between the electrodes. FIG. 5 is a side cross-sectional view of a varistor according to another embodiment of the invention in which a dielectric material is disposed over a portion of the electrode surface. FIG. 6 is a side cross-sectional view of a varistor according to an alternative embodiment of the invention with a symmetrical passivation coating. FIG. 7 is an end sectional view of the device of FIG. 6. [Explanation of main codes 210.310, 410.510... Varistor, 21
2.312, 412, 512... Varistor body 214.314, 414.514... First main surface, 2
16.316,416,516...second principal surface, 21
8.318,418,518...first electrode, 220
．． 320, 420.520... second electrode, 330.
430,540.542...dielectric layer, 550...
1st metallization layer, 552... 2nd metallization layer.
Claims (11)
バリスタ本体、上記第１の主面の少なくとも一部と上記
第２の主面の少なくとも一部の上に配置された第１の電
極、および上記第１の主面の少なくとも一部と上記第２
の主面の少なくとも一部の上に配置された第２の電極を
含み、上記第１および第２の電極が、上記第１および第
２の主面の間の中間にあって上記第１および第２の主面
に平行な軸線を中心として上記バリスタ本体の上に逆対
称に配置されていることを特徴とするバリスタ。(1) A varistor body having a first principal surface and an opposing second principal surface; 1 electrode, and at least a portion of the first main surface and the second electrode.
a second electrode disposed on at least a portion of the main surface of the holder, wherein the first and second electrodes are located intermediate between the first and second main surfaces and are located between the first and second main surfaces. 2. A varistor, wherein the varistor is arranged antisymmetrically on the varistor body with an axis parallel to the main surface of the varistor as the center.
て、上記バリスタ本体の同じ主面上に配置された上記第
１および第２の電極の部分の間の近接距離が上記第１お
よび第２の主面の間の距離より大きいバリスタ。(2) In the varistor according to claim (1), the proximity distance between the first and second electrode portions disposed on the same main surface of the varistor body is the first distance. and a varistor that is greater than the distance between the second major surface.
て、上記第１の電極と上記第２の電極との間の上記第１
の主面の部分上に第１の誘電体層が配置され、上記第１
の電極と上記第２の電極との間の上記第２の主面の部分
上に第２の誘電体層が配置されているバリスタ。(3) In the varistor according to claim (1), the first electrode is located between the first electrode and the second electrode.
a first dielectric layer is disposed on a portion of the main surface of the first dielectric layer;
A varistor, wherein a second dielectric layer is disposed on a portion of the second main surface between the electrode and the second electrode.
て、上記第１の誘電体層が上記第１の電極の一部をおお
い、上記第２の誘電体層が上記第２の電極の一部をおお
っているバリスタ。(4) In the varistor according to claim (3), the first dielectric layer covers a part of the first electrode, and the second dielectric layer covers a part of the first electrode. A varistor that covers part of the electrode.
バリスタ本体、上記第１の主面の少なくとも一部と上記
第２の主面の少なくとも一部の上に配置された第１の電
極、および上記第１の主面の少なくとも一部と上記第２
の主面の少なくとも一部の上に配置された第２の電極を
含み、上記第１および第２の電極が、上記第１の主面と
上記第２の主面との間の中間にあって上記第１の主面お
よび上記第２の主面に平行な軸線を中心として上記バリ
スタ本体の上に逆対称に配置され、かつ上記第１および
第２の電極の間の距離が上記第１の主面と上記第２の主
面との間の距離より小さくないことを特徴とするバリス
タ。(5) a varistor body having a first main surface and an opposing second main surface; 1 electrode, and at least a portion of the first main surface and the second electrode.
a second electrode disposed on at least a portion of the main surface of the device, wherein the first and second electrodes are located intermediate between the first main surface and the second main surface. The varistor body is arranged antisymmetrically on the varistor body about an axis parallel to the first main surface and the second main surface, and the distance between the first and second electrodes is the same as the first electrode. A varistor characterized in that the distance is not smaller than the distance between the main surface and the second main surface.
バリスタ本体、上記第１の主面上に配置された第１の電
極、上記第２の主面上に配置された第２の電極、上記第
１の主面および上記第２の主面にそれぞれ付設された第
１の入力端子および第２の入力端子、ならびに上記第１
の主面および上記第２の主面にそれぞれ付設された第１
の出力端子および第２の出力端子を含み、上記出力端子
の各々が上記第１の電極と電気的に接触し、上記入力端
子の各々が上記第２の電極と電気的に接触していること
を特徴とするバリスタ。(6) A varistor body having a first main surface and an opposing second main surface, a first electrode disposed on the first main surface, and a varistor body disposed on the second main surface. 2 electrodes, a first input terminal and a second input terminal attached to the first main surface and the second main surface, respectively, and the first
and the first main surface attached to the second main surface, respectively.
and a second output terminal, each of the output terminals being in electrical contact with the first electrode, and each of the input terminals being in electrical contact with the second electrode. A barista featuring.
て、上記バリスタ本体と上記出力端子との間に第１の誘
電体層が配置され、上記バリスタ本体と上記入力端子と
の間に第２の誘電体層が配置されているバリスタ。(7) In the varistor according to claim (6), a first dielectric layer is arranged between the varistor body and the output terminal, and a first dielectric layer is arranged between the varistor body and the input terminal. A varistor in which a second dielectric layer is disposed.
て、上記第１の誘電体層が上記第２の電極の少なくとも
一部をおおい、上記第２の誘電体層が上記第１の電極の
少なくとも一部をおおっているバリスタ。(8) In the varistor according to claim (7), the first dielectric layer covers at least a portion of the second electrode, and the second dielectric layer covers at least a portion of the second electrode. a varistor that covers at least a portion of the electrodes of the varistor.
リスタ本体、上記第１の主面上に配置された第１の電極
、上記第２の主面上に配置された第２の電極、上記第１
の主面および上記第２の主面にそれぞれ付設された第１
の入力端子および第２の入力端子、上記第１の主面およ
び上記第２の主面にそれぞれ付設された第１の出力端子
および第２の出力端子、上記第１の出力端子と上記第１
の電極との間を電気的に接続する第１の接続手段、上記
第２の出力端子と上記第１の電極との間を電気的に接続
する第２の接続手段、上記第１の入力端子と上記第２の
電極との間を電気的に接続する第３の接続手段、ならび
に上記第２の入力端子と上記第２の電極との間を電気的
に接続する第４の接続手段を含むことを特徴とするバリ
スタ。(9) A varistor body having a first main surface and an opposing second main surface, a first electrode disposed on the first main surface, and a varistor main surface disposed on the second main surface. 2 electrodes, the first electrode
and the first main surface attached to the second main surface, respectively.
an input terminal and a second input terminal, a first output terminal and a second output terminal attached to the first main surface and the second main surface, respectively, the first output terminal and the first
a first connection means for electrically connecting between the second output terminal and the first electrode; a second connection means for electrically connecting the second output terminal and the first electrode; and the first input terminal. and the second electrode, and a fourth connection means to electrically connect the second input terminal and the second electrode. A barista characterized by:
いて、上記バリスタ本体と上記出力端子との間に第１の
誘電体層が配置され、上記バリスタ本体と上記入力端子
との間に第２の誘電体層が配置されているバリスタ。(10) In the varistor according to claim (9), a first dielectric layer is arranged between the varistor body and the output terminal, and a first dielectric layer is arranged between the varistor body and the input terminal. A varistor in which a second dielectric layer is disposed.
於いて、上記第１の誘電体層が上記バリスタ本体と上記
第２の接続手段との間に配置され、上記第２の誘電体層
が上記バリスタ本体と上記第３の接続手段との間に配置
されているバリスタ。(11) In the varistor according to claim (10), the first dielectric layer is disposed between the varistor body and the second connecting means, and the second dielectric layer A varistor, wherein a layer is arranged between the varistor body and the third connecting means.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US911929 | 1986-09-26 | ||
| US06/911,929 US4706060A (en) | 1986-09-26 | 1986-09-26 | Surface mount varistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107105A true JPS63107105A (en) | 1988-05-12 |
| JPH0426762B2 JPH0426762B2 (en) | 1992-05-08 |
Family
ID=25431115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23914087A Granted JPS63107105A (en) | 1986-09-26 | 1987-09-25 | Surface mount type varistor |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63107105A (en) |
| DE (1) | DE3731966C3 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| DE4421102A1 (en) * | 1994-06-16 | 1996-01-25 | Siemens Matsushita Components | Electrical component e.g. varistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119005U (en) * | 1983-01-31 | 1984-08-11 | 松下電器産業株式会社 | voltage nonlinear resistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2195490B1 (en) * | 1972-08-09 | 1980-08-14 | Roulements Soc Nouvelle | |
| GB2052856B (en) * | 1979-06-18 | 1983-08-10 | Gen Electric | Coating protecting varistor during manufacture |
| DE3148778A1 (en) * | 1981-05-21 | 1982-12-09 | Resista Fabrik elektrischer Widerstände GmbH, 8300 Landshut | Chip-type components and method of producing them |
| DE3405834A1 (en) * | 1984-02-17 | 1985-08-22 | Siemens AG, 1000 Berlin und 8000 München | Varistor consisting of a wafer of zinc-oxide material, which is semiconductive as a result of doping, and a method for producing this varistor |
| DE3412492A1 (en) * | 1984-04-03 | 1985-10-03 | Siemens AG, 1000 Berlin und 8000 München | ELECTRIC CAPACITOR AS A CHIP COMPONENT |
| DE3445698A1 (en) * | 1984-12-14 | 1986-06-26 | C. Conradty Nürnberg GmbH & Co KG, 8505 Röthenbach | CHIP VARISTOR AND METHOD FOR THE PRODUCTION THEREOF |
-
1987
- 1987-09-23 DE DE19873731966 patent/DE3731966C3/en not_active Expired - Fee Related
- 1987-09-25 JP JP23914087A patent/JPS63107105A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119005U (en) * | 1983-01-31 | 1984-08-11 | 松下電器産業株式会社 | voltage nonlinear resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3731966A1 (en) | 1988-04-07 |
| DE3731966C3 (en) | 1995-02-09 |
| DE3731966C2 (en) | 1991-01-31 |
| JPH0426762B2 (en) | 1992-05-08 |
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