JPS63105528A - プリアンプ装置 - Google Patents
プリアンプ装置Info
- Publication number
- JPS63105528A JPS63105528A JP25077286A JP25077286A JPS63105528A JP S63105528 A JPS63105528 A JP S63105528A JP 25077286 A JP25077286 A JP 25077286A JP 25077286 A JP25077286 A JP 25077286A JP S63105528 A JPS63105528 A JP S63105528A
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- JP
- Japan
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- amplifier
- predetermined
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は入力アナログ信号をデジタル信号に変換する
時に使用される入力アナログ信号を増幅するためのプリ
アンプ装置に関する。
時に使用される入力アナログ信号を増幅するためのプリ
アンプ装置に関する。
［従来の技術〕
近年マイクロコンピュータを記録計や変換器等に用いて
リニアライズ等の演算を行うのが一般的になってきてい
る。
リニアライズ等の演算を行うのが一般的になってきてい
る。
ところで入力されてきたアナログ信号を演算処理する場
合にはアナログ信号をデジタル信号に変換する必要があ
るが、この変換に用いるＡ／Ｄコンバータは高速性を追
求する場合には重積型のＡ／Ｄコンバータではなくて逐
次比較形のＡ／Ｄコンバータを用いる必要がある。
合にはアナログ信号をデジタル信号に変換する必要があ
るが、この変換に用いるＡ／Ｄコンバータは高速性を追
求する場合には重積型のＡ／Ｄコンバータではなくて逐
次比較形のＡ／Ｄコンバータを用いる必要がある。
［発明が解決しようとする問題点］
しかしなから、逐次比較型のＡ／Ｄコンバータは重積型
のＡ／Ｄコンバータに比較して非常に高価で、特に分解
能が高くなければなる程その値段は倍加する傾向にある
。
のＡ／Ｄコンバータに比較して非常に高価で、特に分解
能が高くなければなる程その値段は倍加する傾向にある
。
この発明は上記問題点を解消するために、分解能の低い
安価な逐次比較型のＡ／Ｄコンバータを用いて高速の演
算を可能とするとともに１記分解能の低さを補う改良を
施こして高精度の演算を行うことを目的としている。
安価な逐次比較型のＡ／Ｄコンバータを用いて高速の演
算を可能とするとともに１記分解能の低さを補う改良を
施こして高精度の演算を行うことを目的としている。
［問題点を解決するための手段］
このためこの発明は、入力信号を増幅して出力する増幅
器と、入力信号に対する上記増幅器の出力の割合を変化
させる変化手段と、上記増幅器の出力を所定の電圧と比
較してその比較結果を出力する比較手段と、上記比較手
段から出力される比較結果に基づいてト記変化手段を制
御し、上記増幅器の出力を一定の範囲に保つ制御手段と
、Ｅ尼僧幅器の出力をデジタル信号に変換して出力する
変換器とを備えたことを特徴としている。
器と、入力信号に対する上記増幅器の出力の割合を変化
させる変化手段と、上記増幅器の出力を所定の電圧と比
較してその比較結果を出力する比較手段と、上記比較手
段から出力される比較結果に基づいてト記変化手段を制
御し、上記増幅器の出力を一定の範囲に保つ制御手段と
、Ｅ尼僧幅器の出力をデジタル信号に変換して出力する
変換器とを備えたことを特徴としている。
［作 用］
この発明にかかる増幅器（りは入力信号を増幅して比較
手段（３）に出力する。
手段（３）に出力する。
比較手段（３）は増幅器（１）の出力を所定の電圧と比
較して、その比較結果を制御手段（４）に伝える。
較して、その比較結果を制御手段（４）に伝える。
制御手段（４）は比較手段（３）から出力される比較結
果に基づいて変化手段（２）を制御し。
果に基づいて変化手段（２）を制御し。
変化手段（２）によって入力！ａ号に対する上記増幅器
（１）の出力の割合を変化させて増幅器の出力を一定に
保つ。
（１）の出力の割合を変化させて増幅器の出力を一定に
保つ。
ここに一定に保たれた増幅器の出力は変換器（４）によ
って変換されてデジタル信号として外部に出力される。
って変換されてデジタル信号として外部に出力される。
［実施例Ｊ
以下図面に基づいて本発明の第１の実施例を説明する。
第１図は本発明の第１の実施例を示す構成図で１図にお
いて（１）は入力信号を増幅して出力する増幅器、（２
）は入力信号に対する上記増幅器（１）の出力の割合を
変化させる変化手段、（３）は上記ｉ？！幅器（−１）
の出力を所定の電圧と比較してその比較結果を出力する
比較手段、（４）は上記比較手段（３）から出力される
比較結果にノ、（づいて−に記−変化手段（２）を制御
し、上記増幅器（１）の出力を一定の範囲に保つ制御手
段、（５）は上記増幅器（１）の出力をデジタル信号に
変換して出力するＡ／Ｄコンベアからなる変換器である
。
いて（１）は入力信号を増幅して出力する増幅器、（２
）は入力信号に対する上記増幅器（１）の出力の割合を
変化させる変化手段、（３）は上記ｉ？！幅器（−１）
の出力を所定の電圧と比較してその比較結果を出力する
比較手段、（４）は上記比較手段（３）から出力される
比較結果にノ、（づいて−に記−変化手段（２）を制御
し、上記増幅器（１）の出力を一定の範囲に保つ制御手
段、（５）は上記増幅器（１）の出力をデジタル信号に
変換して出力するＡ／Ｄコンベアからなる変換器である
。
ここにおいて比較手段（３）は上記増幅器（１）の出力
を所定の下限′を圧と比較する第１比較器（３夏）と、
Ｌ尼僧幅器（１）の出力を所定のに限電圧と比較する第
２比較器（３２）とから構成され、制御手段（４）は上
記第１．第２比較器（３１） 、 （３２）から出
力される比較結果に基づいて所定のパルスを出力する第
１パルス発生器（４１）及び第２パルス発生器（４２）
と、第１．第２パルス発生器（４１） 、 （４２
）から出力されるパルスに従ってカウントアツプまたは
カウントダウンするカウンタ（４３）と、カウンタ（４
３）の出力をデコードし、変化手段（２）を制御するデ
コーダ（４４）とから構成されている。
を所定の下限′を圧と比較する第１比較器（３夏）と、
Ｌ尼僧幅器（１）の出力を所定のに限電圧と比較する第
２比較器（３２）とから構成され、制御手段（４）は上
記第１．第２比較器（３１） 、 （３２）から出
力される比較結果に基づいて所定のパルスを出力する第
１パルス発生器（４１）及び第２パルス発生器（４２）
と、第１．第２パルス発生器（４１） 、 （４２
）から出力されるパルスに従ってカウントアツプまたは
カウントダウンするカウンタ（４３）と、カウンタ（４
３）の出力をデコードし、変化手段（２）を制御するデ
コーダ（４４）とから構成されている。
第２図は変化下段（２）の１１体的な回路構成図で、増
幅器（１）として直流増幅器を用いた場合、マイナス側
入力端ｆ゛にかがる電Ｊ「をス・ｆツヂ切換Ｆ段（２１
）によって行うようにしたものである。
幅器（１）として直流増幅器を用いた場合、マイナス側
入力端ｆ゛にかがる電Ｊ「をス・ｆツヂ切換Ｆ段（２１
）によって行うようにしたものである。
この回路構成例では増幅器（１）のシフト電圧が変化し
て人力信号に対する増幅器（りの出力の割合が変わるこ
とになる。
て人力信号に対する増幅器（りの出力の割合が変わるこ
とになる。
また第３図は同しく変化丁１段（２）の具体的な回路構
成図で、増幅器（１）として直流増・幅器を用いた場合
、増幅器（１）の出力端と増幅器（１）のマイナス側入
力端との間に介在される抵抗の値をスイッチ切換り段（
２１）によってＬＪＪ換えたものである。
成図で、増幅器（１）として直流増・幅器を用いた場合
、増幅器（１）の出力端と増幅器（１）のマイナス側入
力端との間に介在される抵抗の値をスイッチ切換り段（
２１）によってＬＪＪ換えたものである。
この回路構成例では増幅器（１）の増幅率が変化し、人
力信号に対する増幅器（１）の出力の割合が変わること
になる。
力信号に対する増幅器（１）の出力の割合が変わること
になる。
更に第４ ［Ｈ，＜］は第１．第２パルス発生器（４１
） 。
） 。
（４２）の＋１一体重な回路構成し１で第１．第２比較
器（：ｌｌ） 、 （３２）から出力される比較結果
と、パルス発振器（６）とのＡＮＤをとってパルス発振
器（６）から発生したパルスをカウンタ（４３）に伝え
る第１．第２のアントケート（４１ａ）。
器（：ｌｌ） 、 （３２）から出力される比較結果
と、パルス発振器（６）とのＡＮＤをとってパルス発振
器（６）から発生したパルスをカウンタ（４３）に伝え
る第１．第２のアントケート（４１ａ）。
（４２ａ）で構成しである。
また第５図は同じく第１．第２パルス発生器（４１）
、 （４２）のＩ（体重な回路構成ＬＡで、第１゜第
２比較器（：ｌｌ） 、 （３２）から出力される比
較結果が所定の値である時に所定のパルスを発生する第
１．第２フルチバイブレータ（４１ｂ）。
、 （４２）のＩ（体重な回路構成ＬＡで、第１゜第
２比較器（：ｌｌ） 、 （３２）から出力される比
較結果が所定の値である時に所定のパルスを発生する第
１．第２フルチバイブレータ（４１ｂ）。
（４２ｂ）で構成しである。
次に動作について説明する。
増幅器（１）が人力信号を増幅して比較ｒ一段（３）を
構成する第１．第２比較器（３Ｉ）。
構成する第１．第２比較器（３Ｉ）。
（３２）に出力すると第１．第２比較器（３１） 。
（１２）は各々所定の下限電圧と増幅器（１）の出力及
び所定の−Ｆ限電圧と増幅器（１）の出力とを比較して
比較結果を第１．第２パルス発生器（４１） 、 （
４２）に出力する。
び所定の−Ｆ限電圧と増幅器（１）の出力とを比較して
比較結果を第１．第２パルス発生器（４１） 、 （
４２）に出力する。
この時の比較結果は増幅器（１）の出力か下限電圧より
小さければ第１比較器（：１１）がＨレベルの信号、増
幅器（１）の出力が上限電圧より大きければ第２比較器
（３２）がＨレベルの信号を各々出力することによって
表わされる。
小さければ第１比較器（：１１）がＨレベルの信号、増
幅器（１）の出力が上限電圧より大きければ第２比較器
（３２）がＨレベルの信号を各々出力することによって
表わされる。
これに伴って第１．第２パルス発生器（４１） 。
（４２）からは各々アップカウント用、ダウンカウント
用のパルスが出力され、カウンタ（４３）のカラン）
ｈ６は上下に変動する。
用のパルスが出力され、カウンタ（４３）のカラン）
ｈ６は上下に変動する。
そこでこのカウンタ（４３）のカウント（＋ｔｉをデコ
ーダ（４４）によってデコードし、変化手段（２）を構
成する第２図あるいは第３図に示すスイッチジノ換手段
（２１）によって増幅ｕ：’； （１）の出力を調整す
る。
ーダ（４４）によってデコードし、変化手段（２）を構
成する第２図あるいは第３図に示すスイッチジノ換手段
（２１）によって増幅ｕ：’； （１）の出力を調整す
る。
すなわち増＠器（１）の出力が予め定められた出力範囲
を越える時増幅器（１）のゲインあるいはシフト電圧を
変更して増幅器（１）の出力が下がるようにし、増幅器
（１）の出力が予め定められた出力範囲を下回る時増幅
器（１）のゲインあるいはシフト電圧を変更して増幅器
（１）の出力がＪ二がるようにする。
を越える時増幅器（１）のゲインあるいはシフト電圧を
変更して増幅器（１）の出力が下がるようにし、増幅器
（１）の出力が予め定められた出力範囲を下回る時増幅
器（１）のゲインあるいはシフト電圧を変更して増幅器
（１）の出力がＪ二がるようにする。
この場合増幅器（１）の出力が予め定められた出力範囲
に入った時は第１．第２比較器（３１） 。
に入った時は第１．第２比較器（３１） 。
（３２）の出力４ｄｉはともにＬレベルとなるので第１
、第２パルス発生器（４１） 、 （４２）はパル
スを発生せず、カウンタ（４３）は一定値に保持される
。
、第２パルス発生器（４１） 、 （４２）はパル
スを発生せず、カウンタ（４３）は一定値に保持される
。
ここで増幅器（１）の出力を逐次比較型のＡ、／ Ｄコ
ンバータで構成される変換手段（５）を用いてデジタル
信号に変換し、このデジタル信号に変換した増幅器（１
）の出力とカウンタ（４３）の値とをマイクロコンピュ
ータに入力すれば、マイクロコンピュータは入力値を正
確に判断する。
ンバータで構成される変換手段（５）を用いてデジタル
信号に変換し、このデジタル信号に変換した増幅器（１
）の出力とカウンタ（４３）の値とをマイクロコンピュ
ータに入力すれば、マイクロコンピュータは入力値を正
確に判断する。
また増幅器（１）のゲインやシフト電圧を適当に選定す
れば高精度のＡ／Ｄ変換が可能となる。
れば高精度のＡ／Ｄ変換が可能となる。
次に第６図を用いて本発明の第２の実施例を説明する。
この第２の実施例では、第２比較器（３２）及び第２パ
ルス発生器（４２）を排除し、そのかわりにカウンタ（
４３）を所定のリセット信号に従って所定の値にリセッ
トするリセット回路（４５）を設けている。
ルス発生器（４２）を排除し、そのかわりにカウンタ（
４３）を所定のリセット信号に従って所定の値にリセッ
トするリセット回路（４５）を設けている。
この第２の実施例では人力信号を増幅ｒｌｒ（１）に人
力する前に増幅器（１）のゲインまたはシフト電圧を最
小にしておき、増幅器（１）の出力値が人力信号が人力
される時常に下限電圧より小さくて、これに伴って第１
比較器（３１）から當にＨレベルの出力を出すようにす
る。
力する前に増幅器（１）のゲインまたはシフト電圧を最
小にしておき、増幅器（１）の出力値が人力信号が人力
される時常に下限電圧より小さくて、これに伴って第１
比較器（３１）から當にＨレベルの出力を出すようにす
る。
モしてカウンタ（４３）のカウントを順次アップさせ増
幅器（１）のゲインまたはシフト電圧を変化手段（２）
によって」二げて行く。
幅器（１）のゲインまたはシフト電圧を変化手段（２）
によって」二げて行く。
このようにして増幅器（１）の出力を下限電圧より高く
なった時点で、増幅器（１）のゲインあるいはシフト電
圧を保持し、変換器（５）によって変換したデジタル信
号とカウンタ（４３）のカウント値をマイクロコンピュ
ータに人力する。
なった時点で、増幅器（１）のゲインあるいはシフト電
圧を保持し、変換器（５）によって変換したデジタル信
号とカウンタ（４３）のカウント値をマイクロコンピュ
ータに人力する。
この第２の実施例はカウンタ（４３）のリセットをリセ
ット回路（４５）を用いて行うことで比較器及びパルス
発生器が１個で済む利点がある。
ット回路（４５）を用いて行うことで比較器及びパルス
発生器が１個で済む利点がある。
次に第７図を用いて本発明の第３の実施例を説明する。
この第３の実施例はカウンタ（４３）のかわりにシフト
レジスタ（４Ｂ）を用い、このシフトレジスタ（４６）
の出力で直接変化手段（２）を構成するスイッチ切換手
段を制御している。
レジスタ（４Ｂ）を用い、このシフトレジスタ（４６）
の出力で直接変化手段（２）を構成するスイッチ切換手
段を制御している。
この場合シフトレジスタ（４６）からの出力線が多いた
め直接マイクロコンピュータに接続させると、Ｉ１０ボ
ートを数多く使用することになる。
め直接マイクロコンピュータに接続させると、Ｉ１０ボ
ートを数多く使用することになる。
またノイズ対策のためにはアナログ回路とデジタル回路
を絶縁する方が良く、マイクロコンピュータに接続する
信号線は少ない方が良い。
を絶縁する方が良く、マイクロコンピュータに接続する
信号線は少ない方が良い。
そこでシフトレジスタ（４Ｂ）の出力ヲエンコータ（４
７）を用いてエンコードし、このエンコードした値をマ
イクロコンピュータに入力している。
７）を用いてエンコードし、このエンコードした値をマ
イクロコンピュータに入力している。
また、この第３の実施例では増幅器（１）のゲインまた
はシフト電圧をシフトレジスタ（４６）で直接選択でき
る利点がある。
はシフト電圧をシフトレジスタ（４６）で直接選択でき
る利点がある。
次に第８図を用いて本発明の第４の実施例を説明する。
この第４の実施例はカウンタ（４３）の（＋ｆｊがノイ
ズ等によって変動し、正確なアナログ入力信号を把握で
きなくなるのを防＋ｈするため第１．第２比較器（：ｌ
ｌ） 、 （：１２）の出力がいずれもＬレベルにな
った時すなわち増幅！（１）の出力が上限電圧及び下限
電圧で定められた所定範囲に一旦入った時カウンタ（４
３）にラッチをかけるものである。
ズ等によって変動し、正確なアナログ入力信号を把握で
きなくなるのを防＋ｈするため第１．第２比較器（：ｌ
ｌ） 、 （：１２）の出力がいずれもＬレベルにな
った時すなわち増幅！（１）の出力が上限電圧及び下限
電圧で定められた所定範囲に一旦入った時カウンタ（４
３）にラッチをかけるものである。
このラッチはＣＰＵからの命令に基づいてラッチ回路（
４８）が行う。
４８）が行う。
なお本発明の場合、第９図に示すように中央処理装置（
ＣＰＵ）を用いて第１の実施例における制御手段（４）
、変換器（５）等の動作をソフトウェア的にカバーして
も良い。
ＣＰＵ）を用いて第１の実施例における制御手段（４）
、変換器（５）等の動作をソフトウェア的にカバーして
も良い。
このようにすればソフトウェアを作ってしまえば、ハー
ド的に各手段を構成するよりも部品点数が少なくなり安
価でかつスペースをとらない製品が得られる利点がある
。
ド的に各手段を構成するよりも部品点数が少なくなり安
価でかつスペースをとらない製品が得られる利点がある
。
［発明の効果］
以上説明したようにこの発明によれば、増幅器から出力
される出力電圧に基づいて人力信号に対する増幅器の出
力の割合を′：Ａ整して増幅器の出力を一定範囲内に収
めるようにしたので、分解能の低い逐次比較型のＡ／Ｄ
コンバータでも十分高桔度の演算を行なうことができ、
高速でかつ安価なプリアンプ装置が得られる効果がある
。
される出力電圧に基づいて人力信号に対する増幅器の出
力の割合を′：Ａ整して増幅器の出力を一定範囲内に収
めるようにしたので、分解能の低い逐次比較型のＡ／Ｄ
コンバータでも十分高桔度の演算を行なうことができ、
高速でかつ安価なプリアンプ装置が得られる効果がある
。
第１図は本発明の第１の実施例を示す構成図、第２，３
図は変化手段の回路構成例を示す図、第４．５図はパル
ス発生器の回路構成例を示す図、第６図は本発明の第２
の実施例を示す構成図、第７図は本発明の第３の実施例
を示す構成図、第８図は本発明の第４の実施例を示す構
成図、第９図は本発明の別の構成例を示す図である。 （１）・・・増幅器、（２）・・・変化手段、（３）・
・・比較手段、（４）・・・制御手段、（５）・・・変
換器。
図は変化手段の回路構成例を示す図、第４．５図はパル
ス発生器の回路構成例を示す図、第６図は本発明の第２
の実施例を示す構成図、第７図は本発明の第３の実施例
を示す構成図、第８図は本発明の第４の実施例を示す構
成図、第９図は本発明の別の構成例を示す図である。 （１）・・・増幅器、（２）・・・変化手段、（３）・
・・比較手段、（４）・・・制御手段、（５）・・・変
換器。
Claims (5)
- （１）入力信号を増幅して出力する増幅器と、入力信号
に対する上記増幅器の出力の割合を変化させる変化手段
と、上記増幅器の出力を所定の電圧と比較してその比較
結果を出力する比較手段と、上記比較手段から出力され
る比較結果に基づいて上記変化手段を制御し、上記増幅
器の出力を一定の範囲に保つ制御手段と、上記増幅器の
出力をデジタル信号に変換して出力する変換器とを備え
たことを特徴とするプリアンプ装置。 - （２）上記比較手段は、上記増幅器の出力を所定の下限
電圧と比較する第１比較器と、上記増幅器の出力を所定
の上限電圧と比較する第２比較器とから構成され、かつ
上記制御手段は、上記第１、第２比較器から出力される
比較結果に基づいて所定のパルスを出力する第１、第２
パルス発生器と、第１、第２パルス発生器から出力され
るパルスに従ってカウントアップまたはカウントダウン
するカウンタと、上記カウンタの出力をデコードして変
化手段を制御するデコーダとから構成されていることを
特徴とする特許請求の範囲第１項記載のプリアンプ装置
。 - （３）上記比較手段は、上記増幅器の出力を所定の下限
電圧と比較する第１比較器で構成され、かつ上記制御手
段は、上記第１比較器から出力される比較結果に基づい
て所定パルスを出力する第１パルス発生器と、第１パル
ス発生器から出力されるパルスに従ってカウントするカ
ウンタと、カウンタを所定のリセット信号に従って所定
の値にリセットするリセット回路と、上記カウンタの出
力をデコードして変化手段を制御するデコーダとから構
成されていることを特徴とする特許請求の範囲第１項記
載のプリアンプ装置。 - （４）上記比較手段は、上記増幅器の出力を所定の下限
電圧と比較する第１比較器と、上記増幅器の出力を所定
の上限電圧と比較する第２比較器とから構成され、かつ
上記制御手段は、上記第１、第２比較器から出力される
比較結果に基づいて所定のパルスを出力する第１、第２
パルス発生器と、第１、第２パルス発生器から出力され
るパルスに従ってカウントアップまたはカウントダウン
するカウンタと、上記第１、第２比較器から出力される
比較結果に基づいて上記カウンタの出力値をラッチする
ラッチ手段と、上記ラッチ手段の出力をデコードして変
化手段を制御するデコーダとから構成されていることを
特徴とする特許請求の範囲第１項記載のプリアンプ装置
。 - （５）上記比較手段は、上記増幅器の出力を所定の下限
電圧と比較する第１比較器で構成され、かつ上記制御手
段は、上記第１比較器から出力される比較結果に基づい
て所定のパルスを出力する第１パルス発生器と、第１パ
ルス発生器から出力されるパルスに従って信号をシフト
し、このシフトした信号に従って変化手段を制御するシ
フトレジスタと、このシフトレジスタを所定のリセット
信号に従って所定の値にリセットするリセット回路と、
シフトレジスタの出力をエンコードするエンコーダとか
らコーダとから構成されていることを特徴とする特許請
求の範囲第１項記載のプリアンプ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25077286A JPS63105528A (ja) | 1986-10-23 | 1986-10-23 | プリアンプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25077286A JPS63105528A (ja) | 1986-10-23 | 1986-10-23 | プリアンプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63105528A true JPS63105528A (ja) | 1988-05-10 |
Family
ID=17212814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25077286A Pending JPS63105528A (ja) | 1986-10-23 | 1986-10-23 | プリアンプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63105528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8104832B2 (en) | 2007-02-14 | 2012-01-31 | Delta Tooling Co., Ltd. | Seat including a torsion bar |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871118A (ja) * | 1971-12-24 | 1973-09-26 | ||
| JPS503759A (ja) * | 1973-05-15 | 1975-01-16 | ||
| JPS5348713A (en) * | 1976-10-15 | 1978-05-02 | Fujitsu Ltd | Automatic setting system for gain |
| JPS55166339A (en) * | 1979-06-14 | 1980-12-25 | Fujitsu Ltd | Offset compensating circuit |
-
1986
- 1986-10-23 JP JP25077286A patent/JPS63105528A/ja active Pending
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