JPS6298453A - Shared memory control system - Google Patents
Shared memory control systemInfo
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- JPS6298453A JPS6298453A JP23739685A JP23739685A JPS6298453A JP S6298453 A JPS6298453 A JP S6298453A JP 23739685 A JP23739685 A JP 23739685A JP 23739685 A JP23739685 A JP 23739685A JP S6298453 A JPS6298453 A JP S6298453A
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- shared memory
- access
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、共有メモリの競合制御に係り、特に共有メモ
リに対するアクセス権に優先度をもたせた共有メモリ制
御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to contention control of shared memory, and particularly to a shared memory control method that gives priority to access rights to shared memory.
従来の共有メモリ制御方式に於いて、アクセス権に優先
度をもたせたものとして、特開昭58−58667号が
ある。これは処理装置群の中で共有メモリを優先的にア
クセスさt!二たい処理装置に対し、該処理装置の基本
動作と他の処理′JA置の動作とを同期させる方法であ
り、優先アクセス権のある処理装置の基本動作時間単位
の共有メモリアクセス許可ステート衣生成し、各処理装
置に割付け、共有メモリを決められた順番でアクセスさ
せ、優先アクセス権のある処理装置が共有メモリのアク
セスを要求した時、共有メモリアクセス許可ステートを
優先アクセス権のある処理装置用の許可ステートに強制
的に変え、共有メモリを優先的にアクセスさせるもので
ある。しかし、本方式では、優先アクセス権のある処理
装置に対し共有メモリアクセス許可ステートを割付でい
るにもかかわらず、該処理装置が共有メモリのアクセス
を要求した時、必ずしも該処理装置用のメモリアクセス
許可ステートでないため強制的に共有メモリのアクセス
許可ステートを該処理装置用のステートに変えなければ
ならない上に、優先アクセス権のある処理装置が共有メ
モリをアクセスしない時に、該処理袋置用の共有メモリ
アクセス許可ステートが存在し、他の処理装置の共有メ
モリアクセス待ち負荷となってしまう欠点があった。In the conventional shared memory control system, there is Japanese Patent Laid-Open No. 58-58667 which gives priority to access rights. This gives priority access to the shared memory among the processing units. This is a method for synchronizing the basic operations of two processing devices with the operations of other processing units, and generates a shared memory access permission state for each basic operation time of a processing device that has priority access rights. Then, allocate the shared memory to each processing device and make it access the shared memory in a predetermined order, and when a processing device with priority access rights requests access to the shared memory, the shared memory access permission state is set for the processing device with priority access rights. The system forcibly changes the state to a permission state and gives priority access to shared memory. However, in this method, even though a shared memory access permission state is assigned to a processing device that has priority access rights, when that processing device requests access to the shared memory, memory access for the processing device is not necessarily guaranteed. Since it is not in the permission state, the access permission state of the shared memory must be forcibly changed to the state for the processing device, and when the processing device with priority access rights does not access the shared memory, the shared memory for the processing bag There is a memory access permission state, which has the disadvantage of creating a shared memory access waiting load on other processing devices.
本発明の目的は、共有メモリのアクセス権に於いて、優
先的にアクセスさせる優先度をもたせ、且つ、他の処理
装置に対する処理負荷を最少限にし、効率よく競合を制
御させる共有メモリ制御方式を提供することにある。An object of the present invention is to provide a shared memory control method that gives priority access to shared memory access rights, minimizes the processing load on other processing devices, and efficiently controls contention. It is about providing.
複数の処理装置から共有されるメモリを無条件に最優先
でアクセスさせる処理装置を1つ割当て、該処理装置が
共有メモリをアクセスしない空き時間を該処理装置の基
本1作単位に分割し、他の処理装置に共有メモリのアク
セス許可ステートとして割付け、優先アクセスさせる処
理装置が共有メモリをアクセスする時のみ他の処理装置
の共有メモリアクセスを禁止させる。Allocate one processing device that accesses the memory shared by multiple processing devices unconditionally with the highest priority, divide the idle time when this processing device does not access the shared memory into basic units of one processing unit, and other processing devices. The access permission state of the shared memory is assigned to a processing device, and only when the processing device to be given priority access accesses the shared memory, other processing devices are prohibited from accessing the shared memory.
第1図は本発明の一実施例回路構成図で、共有メモリ1
00は、3つの処理装[CPU10゜CPU20.CP
U30から共有され、このうちCPUl0は、共有メモ
リを最優先にアクセスできる優先CPUである。その他
のCPU20.及びCPU30は、非優先CPUである
。CPU10は発振器11のクロックに基づいて動作す
る。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, in which a shared memory 1
00 indicates three processing units [CPU10°CPU20. C.P.
It is shared from U30, among which CPU10 is a priority CPU that can access the shared memory with the highest priority. Other CPU20. and CPU 30 are non-priority CPUs. The CPU 10 operates based on a clock from an oscillator 11.
(CPU20は発振器21.、CPU30は発振器31
に基づいた動作をする。)CPUIOからは、アドレス
バス12、データバス13、コントロール線14(リー
ド、ライト、リード/ライト終了応答)がでており、ア
ドレスバス12はアドレスコントロール50に接続され
、データバス】−3と、コントロール線]4は、データ
コン1−ロール40に接続されている。アドレスコント
ロール50は共有メモリ制御回路200にて生成された
c r t、+10の共有メモリアクセス許可211に
よりCPUl0から出力されたアドレスを共通アドレス
バス400に送出するためのものである。又データコン
トロール40は、CI) U 10に対する共有メモリ
アクセス許可211によりCPUl0からのデータ及び
コントロール信号を共通データ/コントロールバス30
0に送出し、又は共通データ/コントロールバス300
上のデータを取込む役割を果す。(CPU 20 is an oscillator 21., CPU 30 is an oscillator 31.
act based on. ) From the CPUIO, an address bus 12, a data bus 13, and a control line 14 (read, write, read/write completion response) are output, and the address bus 12 is connected to the address control 50, and the data bus ]-3 and The control line ] 4 is connected to the data controller 1 - roll 40 . The address control 50 is for sending the address output from the CPU 10 to the common address bus 400 based on the shared memory access permission 211 of cr t, +10 generated by the shared memory control circuit 200. Further, the data control 40 transfers data and control signals from the CPU 10 to the common data/control bus 30 by the shared memory access permission 211 for the CI U 10.
0 or common data/control bus 300
It plays the role of importing the above data.
その他のCPUについても同機能のデータコントロール
、アドレスコントロールがあり、各々、共通アドレスバ
ス400.共通データ/コントロールバス300を介し
て共有メモリ100に接続されている。尚、各々のアド
レスコントロール及び、データコントロールは、各々割
当てられた共有メモリアクセス許可(CPU10=21
1゜CPU20=222.CPU3=233)が来なし
1リアドレス、データ及びコントロール信号を共通バス
に送出又は取込む(データ及びリード/ライト終了応答
)動作は行わない。この共有メモリアクセス許可を生成
しているのが共有メモリ制御回路200である。この共
有メモリ制御回路200は、優先CPUl0の基本動作
クロック1−5に同期し、優先CPUl0が共有メモリ
100をアクセスしない(CPUIOの共有メモリアク
セス要求16がない)空き時間をCP U 1. Oの
基本動作クロツク15単位に分割し、CPU20及びC
PU30の共有メモリアクセス許可として割付け、CP
U10が共有メモリ1.00をアクセスする時、CPt
J20及びCPU30の共有メモリ100のアクセスを
禁止し、優先CP U 10に共有メモリ100をアク
セスさせる機能をもつ。Other CPUs also have data control and address control with the same function, and each has a common address bus 400. It is connected to shared memory 100 via a common data/control bus 300. In addition, each address control and data control are assigned shared memory access permission (CPU 10 = 21
1°CPU20=222. CPU3 (233) does not send or take in read address, data, and control signals to the common bus (data and read/write completion response). The shared memory control circuit 200 generates this shared memory access permission. This shared memory control circuit 200 synchronizes with the basic operating clocks 1-5 of the priority CPU 10, and controls the CPU 1. The basic operation clock of O is divided into 15 units, and the CPU 20 and C
Assigned as shared memory access permission for PU30, CP
When U10 accesses shared memory 1.00, CPt
It has a function of prohibiting the J20 and CPU 30 from accessing the shared memory 100 and allowing the priority CPU 10 to access the shared memory 100.
共有メモリ制御回路200は、3つのフリッププロップ
とNOT、AND、0R(7)3ゲートニヨり構成され
ている。フリツプロップ201の出力(1)はCPUl
0の共有メモリアクセス許可211として用いる。又、
CPtJ20の共有メモリアクセス許可222はフリッ
プフロップ202の出力(1)を、CPU30の共有メ
モリアクセス許可233はフリップフロップ203の出
力(1)を用いる。各々のフリップフロップはCPUl
0の基本動作クロック15に同期している。これはCP
Ul0の基本動作クロック1.5に同期しさらに該基本
動作クロツク15単位でCPUl0が共有メモリ100
をアクセスしない空き時間を分割するためである。又、
CP U 10が共有メモリのアクセス要求16を出力
した時、無条件に共有メモリ100をアクセスさせるた
めに、フリップフロップ201のセット(S)入力にC
P U i Oが共有メモリアクセス要求16を接続し
ている。尚この時、他のCPU20、及びCP U 3
0に対して、共有メモリ100のアクセスを禁止するた
め、フリップフロップ202、及び203のクリア(C
)入力に、CPUl0の共有メモリアクセス要求16を
接続している。The shared memory control circuit 200 is configured with three flip-flops and three gates: NOT, AND, and 0R(7). The output (1) of the flipprop 201 is CPU1
It is used as the shared memory access permission 211 of 0. or,
The shared memory access permission 222 of the CPtJ 20 uses the output (1) of the flip-flop 202, and the shared memory access permission 233 of the CPU 30 uses the output (1) of the flip-flop 203. Each flip-flop is CPUl
It is synchronized with the basic operation clock 15 of 0. This is CP
Synchronized with the basic operation clock 1.5 of U10, CPU10 also stores shared memory 100 in units of 15 basic operation clocks.
This is to divide the free time not to access. or,
When the CPU 10 outputs a shared memory access request 16, in order to access the shared memory 100 unconditionally, a C input is applied to the set (S) input of the flip-flop 201.
P U i O connects the shared memory access request 16 . At this time, other CPU 20 and CPU 3
0, clear the flip-flops 202 and 203 (C
) input is connected to the shared memory access request 16 of CPU10.
CP U i Oが共有メモリ100をアクセスしない
空き時間をCP U 1. Oの基本動作クロツク15
単位に分割し、CPU20.CPU30に対し交互に共
有メモリ1. OOのアクセス許可を与えるためフリッ
プフロップ202及び203によりリングシフトレジス
タを1成している。尚NOTゲート204、ORゲート
205.及びANDゲート206は、CP U i O
が共有メモリ100をアクセスしている時、リングシフ
トレジスタがゼロクリアされるため、シフトデータの再
設定を行うものである。本共有メモリ方式は、優先C1
)tJ ]、 0が共有メモリ100をアクセスする時
にのみ、他の非優先CPU20及びH2Oの共有メモリ
アクセスを禁止し共有メモリをアクセスするので、非優
先CPU20,30に対する共有メモリアクセス待ち負
荷を最少にできるため最も効果のよい優先アクセス権を
もたせた共有メモリ制御を実現できるものである。The idle time when the CPU U i O does not access the shared memory 100 is determined by the CPU 1. O basic operation clock 15
Divide into units, CPU20. Shared memory 1. To grant access permission to OO, flip-flops 202 and 203 form a ring shift register. Note that the NOT gate 204, the OR gate 205. and AND gate 206
When accessing the shared memory 100, the ring shift register is cleared to zero, so the shift data is reset. In this shared memory method, priority C1
) tJ], 0 accesses the shared memory 100 while prohibiting other non-priority CPUs 20 and H2O from accessing the shared memory, thereby minimizing the shared memory access waiting load on the non-priority CPUs 20 and 30. Therefore, it is possible to realize the most effective shared memory control with priority access rights.
第2図は本発明を通信制御装置に採用したものである。FIG. 2 shows a communication control device in which the present invention is applied.
共有メモリ4はCPUI、CPU2.及びDRAMリフ
レッシュ回路3から共有される。The shared memory 4 includes CPUI, CPU2. and the DRAM refresh circuit 3.
CPUIは、業務管理用であり、CPUIのプログラム
はメインメモリ7に格納されている。The CPUI is for business management, and the CPUI program is stored in the main memory 7.
CPUIは、通常、送信データの作成、受信データの解
析を行っており、この送信データの書込み、又は、受信
データの読み出し以外共有メモリ4をアクセスしないた
め、CP T、J 、1が共有メモリ4をアクセスする
頻度は小さい。従って共有メモリ4へのアクセスタイム
が多少長くなっても影響はほとんどないため、CPUI
は非優先とする。The CPU usually creates transmission data and analyzes reception data, and does not access the shared memory 4 except for writing this transmission data or reading reception data, so CP T,J,1 uses the shared memory 4 The frequency of access is small. Therefore, even if the access time to shared memory 4 becomes a little longer, there is almost no effect, so the CPU
shall have no priority.
CPU2は、回線制御用であり、回線制御部6が接続さ
れ共有メモリ4に格納されている送信データを回線へ転
送したり、回線からの受信データを共有メモリ4に格納
するとともに1回線制御手順を行うため、リアルタイム
な処理を行なう必要がある。又、共有メモリ4にCPU
2のプログラムが格納されているため、CPU2が共有
メモリ4をアクセスする頻度は大きく、CP TJ 2
を優先c p 1Jとしてメモリアクセス要求に対して
、無条件に許可を与える優先度をもたせる必要がある。The CPU 2 is for line control, and is connected to the line control unit 6 and transfers transmission data stored in the shared memory 4 to the line, stores received data from the line in the shared memory 4, and performs one line control procedure. Therefore, real-time processing is required. In addition, the CPU is installed in shared memory 4.
CP TJ 2 is stored therein, so the frequency with which CPU 2 accesses shared memory 4 is high.
It is necessary to give priority c p 1J to give permission to memory access requests unconditionally.
リフレッシュ回路3は、共有メモリ4がダイナミックR
AMにて構成されているために必要となるものである。The refresh circuit 3 has a shared memory 4 with dynamic R
This is necessary because it is configured with AM.
共有メモリ制御回路200は、優先CPU2の基本動作
クロックに同期し、CPUI及びDRAMリフレッシュ
回路3に対する共有メモリアクセス許可51を与える。The shared memory control circuit 200 synchronizes with the basic operating clock of the priority CPU 2 and grants shared memory access permission 51 to the CPUI and DRAM refresh circuit 3.
この共有メモリアクセス許可51によりデータセレクタ
8及びアドレスセレクタ9は、CPtJl、CPU2.
DRAMリフレッシュ回路3に対し共有メモリとのアク
セス相手を選択し、共有メモリのアクセス制御を行うこ
とができる。With this shared memory access permission 51, the data selector 8 and the address selector 9 are set to CPtJl, CPU2.
It is possible to select an access partner of the shared memory for the DRAM refresh circuit 3 and control access to the shared memory.
又、CPU2が共有メモリアクセス要求53を出したと
き共有メモリ制御回路200は無条件にCPU2に共有
メモリ4のアクセスを許可するのでCPU2は優先的に
共有メモリをアクセスすることができ、従来の共有メモ
リ制御方式を採用した通信制御方式に比べ、非優先CP
UI及びDRAMリフレッシュ回路3の共有メモリアク
セス待ち時間が少なくなるため効率のJ、い通(i−?
制御装置を実現することができる。Furthermore, when the CPU 2 issues a shared memory access request 53, the shared memory control circuit 200 unconditionally allows the CPU 2 to access the shared memory 4, so the CPU 2 can preferentially access the shared memory. Compared to the communication control method that uses the memory control method, the non-priority CP
Since the shared memory access waiting time of the UI and DRAM refresh circuit 3 is reduced, the efficiency is improved.
A control device can be realized.
本発明によれば、複数の処理装置で共有される共有メモ
リのアクセス制御に於いて、無条件アクセスの必要な処
理装置に対し、共有メモリを専用メモリとしてアクセス
させ、L!、っ、他の処理装置の共有メモリアクセス制
御を効率よく行わせる効果があり、通信制御装置等で内
部メモリの一部を共有メモリ化する場合に、1′口)は
専用メモリイメージで共有メモリ化できハード物量削減
処理性能のアップ等に効果がある。According to the present invention, in access control of a shared memory shared by a plurality of processing devices, a processing device that requires unconditional access is allowed to access the shared memory as a dedicated memory, and L! This has the effect of efficiently controlling access to the shared memory of other processing units, and when a part of the internal memory is converted to shared memory in a communication control unit, etc., 1') is a dedicated memory image and the shared memory It is effective in reducing the amount of hard material and improving processing performance.
(]0)(]0)
第1図は、本発明の一実施例回路構成図、第2図は、本
発明を適用した通信制御装置の全体構成図である。
10.20.30・・・CPU、40,60.80・・
・データコントロール、50,70.90・・・アドレ
スコントロール、100・・・共有メモリ、200・・
・共有メモリ制御回路。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, and FIG. 2 is an overall configuration diagram of a communication control device to which the present invention is applied. 10.20.30...CPU, 40,60.80...
・Data control, 50, 70.90...Address control, 100...Shared memory, 200...
・Shared memory control circuit.
Claims (1)
モリをアクセスする複数の処理装置で構成される装置に
於いて、1つの処理装置に対して共有メモリを無条件に
アクセスできる優先権を割当て、該処理装置が共有メモ
リをアクセスしない空き時間を該処理装置の動作クロッ
ク単位に分割し、他の処理装置に共有メモリのアクセス
許可として割当てる手段を設けたことを特徴とする共有
メモリ制御方式。1. In a device that consists of memory shared by multiple processing devices and multiple processing devices that access this memory, assign priority to one processing device so that it can access the shared memory unconditionally. . A shared memory control method, characterized in that a means is provided for dividing idle time in which the processing device does not access the shared memory into units of operating clocks of the processing device, and allocating the divided time to other processing devices as permission to access the shared memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23739685A JPS6298453A (en) | 1985-10-25 | 1985-10-25 | Shared memory control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23739685A JPS6298453A (en) | 1985-10-25 | 1985-10-25 | Shared memory control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6298453A true JPS6298453A (en) | 1987-05-07 |
Family
ID=17014771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23739685A Pending JPS6298453A (en) | 1985-10-25 | 1985-10-25 | Shared memory control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6298453A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02183857A (en) * | 1989-01-11 | 1990-07-18 | Komatsu Ltd | Asynchronous data transmission equipment |
-
1985
- 1985-10-25 JP JP23739685A patent/JPS6298453A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02183857A (en) * | 1989-01-11 | 1990-07-18 | Komatsu Ltd | Asynchronous data transmission equipment |
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