JPS6298453A - Shared memory control system - Google Patents

Abstract

PURPOSE:To provide the degree of priority for executing an access preferentially in the access right of a shared memory, also to minimize a processing load to other processor, and to efficiently control a competition by allocating one processor for bringing a memory shared from plural processors, to access unconditionally with the first priority, and dividing an idle time into fundamental operation units of the processor. CONSTITUTION:An idle time when a CPU 10 does not access a shared memory 100 is divided into 15 units of a fundamental operation clock of the CPU 10, and in order to give the access permission of the shared memory 100 alternately to a CPU 20 and a CPU 30, a ring shift register is constituted of a flip-flop 202 and 203. In this regard, when the CPU 10 accesses the shared memory 100, a NOT gate 204, an OR gate 205, and an AND gate 206 execute the resetting of a shift data, because the ring shift register is cleared to zero. Only when the priority CPU 10 accesses the shared memory 100, the shared memory access of other non-priority CPU 20 and 30 is inhibited and the shared memory is accessed. In this way, a shared memory access waiting load to the non- priority CPUs 20, 30 can be minimized.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、共有メモリの競合制御に係り、特に共有メモ
リに対するアクセス権に優先度をもたせた共有メモリ制
御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to contention control of shared memory, and particularly to a shared memory control method that gives priority to access rights to shared memory.

〔発明の背景〕[Background of the invention]

従来の共有メモリ制御方式に於いて、アクセス権に優先
度をもたせたものとして、特開昭５８−５８６６７号が
ある。これは処理装置群の中で共有メモリを優先的にア
クセスさｔ！二たい処理装置に対し、該処理装置の基本
動作と他の処理′ＪＡ置の動作とを同期させる方法であ
り、優先アクセス権のある処理装置の基本動作時間単位
の共有メモリアクセス許可ステート衣生成し、各処理装
置に割付け、共有メモリを決められた順番でアクセスさ
せ、優先アクセス権のある処理装置が共有メモリのアク
セスを要求した時、共有メモリアクセス許可ステートを
優先アクセス権のある処理装置用の許可ステートに強制
的に変え、共有メモリを優先的にアクセスさせるもので
ある。しかし、本方式では、優先アクセス権のある処理
装置に対し共有メモリアクセス許可ステートを割付でい
るにもかかわらず、該処理装置が共有メモリのアクセス
を要求した時、必ずしも該処理装置用のメモリアクセス
許可ステートでないため強制的に共有メモリのアクセス
許可ステートを該処理装置用のステートに変えなければ
ならない上に、優先アクセス権のある処理装置が共有メ
モリをアクセスしない時に、該処理袋置用の共有メモリ
アクセス許可ステートが存在し、他の処理装置の共有メ
モリアクセス待ち負荷となってしまう欠点があった。In the conventional shared memory control system, there is Japanese Patent Laid-Open No. 58-58667 which gives priority to access rights. This gives priority access to the shared memory among the processing units. This is a method for synchronizing the basic operations of two processing devices with the operations of other processing units, and generates a shared memory access permission state for each basic operation time of a processing device that has priority access rights. Then, allocate the shared memory to each processing device and make it access the shared memory in a predetermined order, and when a processing device with priority access rights requests access to the shared memory, the shared memory access permission state is set for the processing device with priority access rights. The system forcibly changes the state to a permission state and gives priority access to shared memory. However, in this method, even though a shared memory access permission state is assigned to a processing device that has priority access rights, when that processing device requests access to the shared memory, memory access for the processing device is not necessarily guaranteed. Since it is not in the permission state, the access permission state of the shared memory must be forcibly changed to the state for the processing device, and when the processing device with priority access rights does not access the shared memory, the shared memory for the processing bag There is a memory access permission state, which has the disadvantage of creating a shared memory access waiting load on other processing devices.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、共有メモリのアクセス権に於いて、優
先的にアクセスさせる優先度をもたせ、且つ、他の処理
装置に対する処理負荷を最少限にし、効率よく競合を制
御させる共有メモリ制御方式を提供することにある。An object of the present invention is to provide a shared memory control method that gives priority access to shared memory access rights, minimizes the processing load on other processing devices, and efficiently controls contention. It is about providing.

〔発明の概要〕[Summary of the invention]

複数の処理装置から共有されるメモリを無条件に最優先
でアクセスさせる処理装置を１つ割当て、該処理装置が
共有メモリをアクセスしない空き時間を該処理装置の基
本１作単位に分割し、他の処理装置に共有メモリのアク
セス許可ステートとして割付け、優先アクセスさせる処
理装置が共有メモリをアクセスする時のみ他の処理装置
の共有メモリアクセスを禁止させる。Allocate one processing device that accesses the memory shared by multiple processing devices unconditionally with the highest priority, divide the idle time when this processing device does not access the shared memory into basic units of one processing unit, and other processing devices. The access permission state of the shared memory is assigned to a processing device, and only when the processing device to be given priority access accesses the shared memory, other processing devices are prohibited from accessing the shared memory.

〔発明の実施例〕[Embodiments of the invention]

第１図は本発明の一実施例回路構成図で、共有メモリ１
００は、３つの処理装［ＣＰＵ１０゜ＣＰＵ２０．ＣＰ
Ｕ３０から共有され、このうちＣＰＵｌ０は、共有メモ
リを最優先にアクセスできる優先ＣＰＵである。その他
のＣＰＵ２０．及びＣＰＵ３０は、非優先ＣＰＵである
。ＣＰＵ１０は発振器１１のクロックに基づいて動作す
る。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, in which a shared memory 1
00 indicates three processing units [CPU10°CPU20. C.P.
It is shared from U30, among which CPU10 is a priority CPU that can access the shared memory with the highest priority. Other CPU20. and CPU 30 are non-priority CPUs. The CPU 10 operates based on a clock from an oscillator 11.

（ＣＰＵ２０は発振器２１．、ＣＰＵ３０は発振器３１
に基づいた動作をする。）ＣＰＵＩＯからは、アドレス
バス１２、データバス１３、コントロール線１４（リー
ド、ライト、リード／ライト終了応答）がでており、ア
ドレスバス１２はアドレスコントロール５０に接続され
、データバス】−３と、コントロール線］４は、データ
コン１−ロール４０に接続されている。アドレスコント
ロール５０は共有メモリ制御回路２００にて生成された
ｃ　ｒ　ｔ、＋１０の共有メモリアクセス許可２１１に
よりＣＰＵｌ０から出力されたアドレスを共通アドレス
バス４００に送出するためのものである。又データコン
トロール４０は、ＣＩ）　Ｕ　１０に対する共有メモリ
アクセス許可２１１によりＣＰＵｌ０からのデータ及び
コントロール信号を共通データ／コントロールバス３０
０に送出し、又は共通データ／コントロールバス３００
上のデータを取込む役割を果す。(CPU 20 is an oscillator 21., CPU 30 is an oscillator 31.
act based on. ) From the CPUIO, an address bus 12, a data bus 13, and a control line 14 (read, write, read/write completion response) are output, and the address bus 12 is connected to the address control 50, and the data bus ]-3 and The control line ] 4 is connected to the data controller 1 - roll 40 . The address control 50 is for sending the address output from the CPU 10 to the common address bus 400 based on the shared memory access permission 211 of cr t, +10 generated by the shared memory control circuit 200. Further, the data control 40 transfers data and control signals from the CPU 10 to the common data/control bus 30 by the shared memory access permission 211 for the CI U 10.
0 or common data/control bus 300
It plays the role of importing the above data.

その他のＣＰＵについても同機能のデータコントロール
、アドレスコントロールがあり、各々、共通アドレスバ
ス４００．共通データ／コントロールバス３００を介し
て共有メモリ１００に接続されている。尚、各々のアド
レスコントロール及び、データコントロールは、各々割
当てられた共有メモリアクセス許可（ＣＰＵ１０＝２１
１゜ＣＰＵ２０＝２２２．ＣＰＵ３＝２３３）が来なし
１リアドレス、データ及びコントロール信号を共通バス
に送出又は取込む（データ及びリード／ライト終了応答
）動作は行わない。この共有メモリアクセス許可を生成
しているのが共有メモリ制御回路２００である。この共
有メモリ制御回路２００は、優先ＣＰＵｌ０の基本動作
クロック１−５に同期し、優先ＣＰＵｌ０が共有メモリ
１００をアクセスしない（ＣＰＵＩＯの共有メモリアク
セス要求１６がない）空き時間をＣＰ　Ｕ　１．　Ｏの
基本動作クロツク１５単位に分割し、ＣＰＵ２０及びＣ
ＰＵ３０の共有メモリアクセス許可として割付け、ＣＰ
Ｕ１０が共有メモリ１．００をアクセスする時、ＣＰｔ
Ｊ２０及びＣＰＵ３０の共有メモリ１００のアクセスを
禁止し、優先ＣＰ　Ｕ　１０に共有メモリ１００をアク
セスさせる機能をもつ。Other CPUs also have data control and address control with the same function, and each has a common address bus 400. It is connected to shared memory 100 via a common data/control bus 300. In addition, each address control and data control are assigned shared memory access permission (CPU 10 = 21
1°CPU20=222. CPU3 (233) does not send or take in read address, data, and control signals to the common bus (data and read/write completion response). The shared memory control circuit 200 generates this shared memory access permission. This shared memory control circuit 200 synchronizes with the basic operating clocks 1-5 of the priority CPU 10, and controls the CPU 1. The basic operation clock of O is divided into 15 units, and the CPU 20 and C
Assigned as shared memory access permission for PU30, CP
When U10 accesses shared memory 1.00, CPt
It has a function of prohibiting the J20 and CPU 30 from accessing the shared memory 100 and allowing the priority CPU 10 to access the shared memory 100.

共有メモリ制御回路２００は、３つのフリッププロップ
とＮＯＴ、ＡＮＤ、０Ｒ（７）３ゲートニヨり構成され
ている。フリツプロップ２０１の出力（１）はＣＰＵｌ
０の共有メモリアクセス許可２１１として用いる。又、
ＣＰｔＪ２０の共有メモリアクセス許可２２２はフリッ
プフロップ２０２の出力（１）を、ＣＰＵ３０の共有メ
モリアクセス許可２３３はフリップフロップ２０３の出
力（１）を用いる。各々のフリップフロップはＣＰＵｌ
０の基本動作クロック１５に同期している。これはＣＰ
Ｕｌ０の基本動作クロック１．５に同期しさらに該基本
動作クロツク１５単位でＣＰＵｌ０が共有メモリ１００
をアクセスしない空き時間を分割するためである。又、
ＣＰ　Ｕ　１０が共有メモリのアクセス要求１６を出力
した時、無条件に共有メモリ１００をアクセスさせるた
めに、フリップフロップ２０１のセット（Ｓ）入力にＣ
Ｐ　Ｕ　ｉ　Ｏが共有メモリアクセス要求１６を接続し
ている。尚この時、他のＣＰＵ２０、及びＣＰ　Ｕ　３
０に対して、共有メモリ１００のアクセスを禁止するた
め、フリップフロップ２０２、及び２０３のクリア（Ｃ
）入力に、ＣＰＵｌ０の共有メモリアクセス要求１６を
接続している。The shared memory control circuit 200 is configured with three flip-flops and three gates: NOT, AND, and 0R(7). The output (1) of the flipprop 201 is CPU1
It is used as the shared memory access permission 211 of 0. or,
The shared memory access permission 222 of the CPtJ 20 uses the output (1) of the flip-flop 202, and the shared memory access permission 233 of the CPU 30 uses the output (1) of the flip-flop 203. Each flip-flop is CPUl
It is synchronized with the basic operation clock 15 of 0. This is CP
Synchronized with the basic operation clock 1.5 of U10, CPU10 also stores shared memory 100 in units of 15 basic operation clocks.
This is to divide the free time not to access. or,
When the CPU 10 outputs a shared memory access request 16, in order to access the shared memory 100 unconditionally, a C input is applied to the set (S) input of the flip-flop 201.
P U i O connects the shared memory access request 16 . At this time, other CPU 20 and CPU 3
0, clear the flip-flops 202 and 203 (C
) input is connected to the shared memory access request 16 of CPU10.

ＣＰ　Ｕ　ｉ　Ｏが共有メモリ１００をアクセスしない
空き時間をＣＰ　Ｕ　１．　Ｏの基本動作クロツク１５
単位に分割し、ＣＰＵ２０．ＣＰＵ３０に対し交互に共
有メモリ１．　ＯＯのアクセス許可を与えるためフリッ
プフロップ２０２及び２０３によりリングシフトレジス
タを１成している。尚ＮＯＴゲート２０４、ＯＲゲート
２０５．及びＡＮＤゲート２０６は、ＣＰ　Ｕ　ｉ　Ｏ
が共有メモリ１００をアクセスしている時、リングシフ
トレジスタがゼロクリアされるため、シフトデータの再
設定を行うものである。本共有メモリ方式は、優先Ｃ１
）ｔＪ　］、　０が共有メモリ１００をアクセスする時
にのみ、他の非優先ＣＰＵ２０及びＨ２Ｏの共有メモリ
アクセスを禁止し共有メモリをアクセスするので、非優
先ＣＰＵ２０，３０に対する共有メモリアクセス待ち負
荷を最少にできるため最も効果のよい優先アクセス権を
もたせた共有メモリ制御を実現できるものである。The idle time when the CPU U i O does not access the shared memory 100 is determined by the CPU 1. O basic operation clock 15
Divide into units, CPU20. Shared memory 1. To grant access permission to OO, flip-flops 202 and 203 form a ring shift register. Note that the NOT gate 204, the OR gate 205. and AND gate 206
When accessing the shared memory 100, the ring shift register is cleared to zero, so the shift data is reset. In this shared memory method, priority C1
) tJ], 0 accesses the shared memory 100 while prohibiting other non-priority CPUs 20 and H2O from accessing the shared memory, thereby minimizing the shared memory access waiting load on the non-priority CPUs 20 and 30. Therefore, it is possible to realize the most effective shared memory control with priority access rights.

第２図は本発明を通信制御装置に採用したものである。FIG. 2 shows a communication control device in which the present invention is applied.

共有メモリ４はＣＰＵＩ、ＣＰＵ２．及びＤＲＡＭリフ
レッシュ回路３から共有される。The shared memory 4 includes CPUI, CPU2. and the DRAM refresh circuit 3.

ＣＰＵＩは、業務管理用であり、ＣＰＵＩのプログラム
はメインメモリ７に格納されている。The CPUI is for business management, and the CPUI program is stored in the main memory 7.

ＣＰＵＩは、通常、送信データの作成、受信データの解
析を行っており、この送信データの書込み、又は、受信
データの読み出し以外共有メモリ４をアクセスしないた
め、ＣＰ　Ｔ、Ｊ　、１が共有メモリ４をアクセスする
頻度は小さい。従って共有メモリ４へのアクセスタイム
が多少長くなっても影響はほとんどないため、ＣＰＵＩ
は非優先とする。The CPU usually creates transmission data and analyzes reception data, and does not access the shared memory 4 except for writing this transmission data or reading reception data, so CP T,J,1 uses the shared memory 4 The frequency of access is small. Therefore, even if the access time to shared memory 4 becomes a little longer, there is almost no effect, so the CPU
shall have no priority.

ＣＰＵ２は、回線制御用であり、回線制御部６が接続さ
れ共有メモリ４に格納されている送信データを回線へ転
送したり、回線からの受信データを共有メモリ４に格納
するとともに１回線制御手順を行うため、リアルタイム
な処理を行なう必要がある。又、共有メモリ４にＣＰＵ
２のプログラムが格納されているため、ＣＰＵ２が共有
メモリ４をアクセスする頻度は大きく、ＣＰ　ＴＪ　２
を優先ｃ　ｐ　１Ｊとしてメモリアクセス要求に対して
、無条件に許可を与える優先度をもたせる必要がある。The CPU 2 is for line control, and is connected to the line control unit 6 and transfers transmission data stored in the shared memory 4 to the line, stores received data from the line in the shared memory 4, and performs one line control procedure. Therefore, real-time processing is required. In addition, the CPU is installed in shared memory 4.
CP TJ 2 is stored therein, so the frequency with which CPU 2 accesses shared memory 4 is high.
It is necessary to give priority c p 1J to give permission to memory access requests unconditionally.

リフレッシュ回路３は、共有メモリ４がダイナミックＲ
ＡＭにて構成されているために必要となるものである。The refresh circuit 3 has a shared memory 4 with dynamic R
This is necessary because it is configured with AM.

共有メモリ制御回路２００は、優先ＣＰＵ２の基本動作
クロックに同期し、ＣＰＵＩ及びＤＲＡＭリフレッシュ
回路３に対する共有メモリアクセス許可５１を与える。The shared memory control circuit 200 synchronizes with the basic operating clock of the priority CPU 2 and grants shared memory access permission 51 to the CPUI and DRAM refresh circuit 3.

この共有メモリアクセス許可５１によりデータセレクタ
８及びアドレスセレクタ９は、ＣＰｔＪｌ、ＣＰＵ２．
ＤＲＡＭリフレッシュ回路３に対し共有メモリとのアク
セス相手を選択し、共有メモリのアクセス制御を行うこ
とができる。With this shared memory access permission 51, the data selector 8 and the address selector 9 are set to CPtJl, CPU2.
It is possible to select an access partner of the shared memory for the DRAM refresh circuit 3 and control access to the shared memory.

又、ＣＰＵ２が共有メモリアクセス要求５３を出したと
き共有メモリ制御回路２００は無条件にＣＰＵ２に共有
メモリ４のアクセスを許可するのでＣＰＵ２は優先的に
共有メモリをアクセスすることができ、従来の共有メモ
リ制御方式を採用した通信制御方式に比べ、非優先ＣＰ
ＵＩ及びＤＲＡＭリフレッシュ回路３の共有メモリアク
セス待ち時間が少なくなるため効率のＪ、い通（ｉ−？
制御装置を実現することができる。Furthermore, when the CPU 2 issues a shared memory access request 53, the shared memory control circuit 200 unconditionally allows the CPU 2 to access the shared memory 4, so the CPU 2 can preferentially access the shared memory. Compared to the communication control method that uses the memory control method, the non-priority CP
Since the shared memory access waiting time of the UI and DRAM refresh circuit 3 is reduced, the efficiency is improved.
A control device can be realized.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、複数の処理装置で共有される共有メモ
リのアクセス制御に於いて、無条件アクセスの必要な処
理装置に対し、共有メモリを専用メモリとしてアクセス
させ、Ｌ！、っ、他の処理装置の共有メモリアクセス制
御を効率よく行わせる効果があり、通信制御装置等で内
部メモリの一部を共有メモリ化する場合に、１′口）は
専用メモリイメージで共有メモリ化できハード物量削減
処理性能のアップ等に効果がある。According to the present invention, in access control of a shared memory shared by a plurality of processing devices, a processing device that requires unconditional access is allowed to access the shared memory as a dedicated memory, and L! This has the effect of efficiently controlling access to the shared memory of other processing units, and when a part of the internal memory is converted to shared memory in a communication control unit, etc., 1') is a dedicated memory image and the shared memory It is effective in reducing the amount of hard material and improving processing performance.

（］０）(]0)

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の一実施例回路構成図、第２図は、本
発明を適用した通信制御装置の全体構成図である。 １０．２０．３０・・・ＣＰＵ、４０，６０．８０・・
・データコントロール、５０，７０．９０・・・アドレ
スコントロール、１００・・・共有メモリ、２００・・
・共有メモリ制御回路。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, and FIG. 2 is an overall configuration diagram of a communication control device to which the present invention is applied. 10.20.30...CPU, 40,60.80...
・Data control, 50, 70.90...Address control, 100...Shared memory, 200...
・Shared memory control circuit.

Claims (1)

【特許請求の範囲】[Claims] １、複数の処理装置により共有されるメモリと、このメ
モリをアクセスする複数の処理装置で構成される装置に
於いて、１つの処理装置に対して共有メモリを無条件に
アクセスできる優先権を割当て、該処理装置が共有メモ
リをアクセスしない空き時間を該処理装置の動作クロッ
ク単位に分割し、他の処理装置に共有メモリのアクセス
許可として割当てる手段を設けたことを特徴とする共有
メモリ制御方式。1. In a device that consists of memory shared by multiple processing devices and multiple processing devices that access this memory, assign priority to one processing device so that it can access the shared memory unconditionally. . A shared memory control method, characterized in that a means is provided for dividing idle time in which the processing device does not access the shared memory into units of operating clocks of the processing device, and allocating the divided time to other processing devices as permission to access the shared memory.