JPH0628235A - Storage controller - Google Patents
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- JPH0628235A JPH0628235A JP17974792A JP17974792A JPH0628235A JP H0628235 A JPH0628235 A JP H0628235A JP 17974792 A JP17974792 A JP 17974792A JP 17974792 A JP17974792 A JP 17974792A JP H0628235 A JPH0628235 A JP H0628235A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、バスを介して接続され
る記憶制御装置に関し、特に、記憶制御装置間のデータ
転送を実行するにあたって、ハードウェア量の削減と制
御機能の簡略化とを実現できる記憶制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage controller connected via a bus, and more particularly to reducing the amount of hardware and simplifying the control function when executing data transfer between storage controllers. The present invention relates to a storage controller that can be realized.
【０００２】記憶制御装置は、ＣＰＵ等の複数のアクセ
ス発生装置からのアクセス要求を受け付け、これらのア
クセス要求の優先順序を決定して、その決定した優先順
序に従って主記憶装置に対してアクセスを行ってデータ
を読み出し、その読み出したデータをアクセス要求元の
装置に送り返すという制御を実行する。The storage control device receives access requests from a plurality of access generation devices such as CPUs, determines the priority order of these access requests, and accesses the main storage device according to the determined priority order. Then, the control is executed to read the data and send the read data back to the access request source device.
【０００３】コンピュータシステム処理能力の要求は年
々高まっているが、単一のＣＰＵで実現できる処理能力
には限界がある。このため、要求される処理能力を実現
するために、マルチプロセッサ構成を採ることが行われ
ているが、近年では、高い処理能力に対処するために、
システムのプロセッサ数を益々増加させる必要がでてき
ている。このようなことを背景にして、プロセッサをい
くつかのグループに分けて、各グループ毎に記憶制御装
置を用意していくという構成を採ることが行われるよう
になってきている。この複数構成の記憶制御装置を用い
る場合には、ハードウェア量の増加を招かないような装
置構成を構築していく必要がある。The demand for computer system processing capacity is increasing year by year, but the processing capacity that can be realized by a single CPU is limited. Therefore, in order to realize the required processing capacity, a multiprocessor configuration is adopted, but in recent years, in order to cope with the high processing capacity,
There is a growing need to increase the number of processors in the system. Against this background, it is becoming popular to divide the processors into several groups and prepare a storage controller for each group. When using the storage control device having a plurality of configurations, it is necessary to construct a device configuration that does not increase the amount of hardware.
【０００４】[0004]
【従来の技術】記憶制御装置を複数持つ場合にあって、
その台数が少ない場合には、記憶制御装置間を互いに密
結合することが可能であるので、データ転送に関して、
記憶制御装置間を接続するバスのビジー管理を行う必要
がなかった。2. Description of the Related Art In the case of having a plurality of storage control devices,
If the number is small, it is possible to tightly couple the storage controllers to each other.
It was not necessary to perform busy management of the bus connecting the storage controllers.
【０００５】しかしながら、記憶制御装置の数が増加す
ると、記憶制御装置の入出力等の物理的要因により記憶
制御装置間を密結合することが難しくなる。そこで、記
憶制御装置の台数が多くなる場合には、リング接続等の
粗結合の接続形態に従って記憶制御装置を接続する構成
を採ることになる。However, when the number of storage controllers increases, it becomes difficult to tightly couple the storage controllers due to physical factors such as input / output of the storage controllers. Therefore, when the number of storage control devices increases, a configuration is adopted in which the storage control devices are connected according to a connection form of coarse coupling such as ring connection.
【０００６】このようなリング接続形態を採ると、自装
置をバイパスしていく他記憶制御装置の送出データと、
自装置が他記憶制御装置に送出していくデータとが衝突
することが起こる。これに対処するために、ＦＩＦＯ等
のようなバス緩衝記憶機構を用意する必要がある。When such a ring connection configuration is adopted, the transmission data of another storage control device that bypasses the own device,
The data sent from the own device to another storage control device may collide with each other. In order to deal with this, it is necessary to prepare a bus buffer storage mechanism such as a FIFO.
【０００７】従来では、用意するバス緩衝記憶機構のメ
モリ容量を大きくすることで、自装置をバイパスしてい
く他記憶制御装置の送出データと、自装置が他記憶制御
装置に送出してデータとの衝突の問題に対処していくと
いう方法を採っていた。Conventionally, by increasing the memory capacity of the bus buffer storage mechanism to be prepared, data sent by another storage control device that bypasses the device itself and data sent by the device itself to another storage control device are used. We have taken the approach of dealing with the issue of the collision of.
【０００８】[0008]
【発明が解決しようとする課題】記憶制御装置のアクセ
ス対象となる主記憶データの種類によっては、例えば、
ＩＳＫやＳＳＫ等の命令によってのみアクセスされるキ
ーデータのように、アクセス頻度が平均的に見ると少な
いものの、ある期間には頻発する可能性を持っているも
のがある。Depending on the type of main memory data to be accessed by the storage controller, for example,
Some key data, such as key data that is accessed only by an instruction such as ISK or SSK, has a low access frequency on average, but has a possibility of frequent occurrence during a certain period.
【０００９】このような種類の主記憶データを扱う機構
に対して、従来技術を適用していくと、頻発する可能性
に対処するために、用意するバス緩衝記憶機構のメモリ
容量もそれに応じて大容量なものにしなくてはならな
い。しかも、このバス緩衝記憶機構が満杯となるときの
制御も必要となって、そのためのハードウェアと、複雑
な制御機能も用意しなければならない。ここで、このよ
うな問題点は、キーデータのような種類の主記憶データ
に限られることなく、一般的な問題として存在する。When the conventional technique is applied to the mechanism for handling such a kind of main memory data, the memory capacity of the bus buffer memory mechanism to be prepared is correspondingly increased to cope with the possibility of frequent occurrence. It has to be a large capacity. Moreover, control is required when the bus buffer storage mechanism is full, and hardware for that purpose and a complicated control function must be prepared. Here, such a problem exists as a general problem without being limited to the main memory data of the kind such as the key data.
【００１０】すなわち、従来技術に従っていると、バス
を介して粗結合で接続される記憶制御装置に対して、ハ
ードウェア量の増加と、複雑な制御機能の具備を強いら
れるという問題点があったのである。That is, according to the prior art, there is a problem that a storage controller connected by coarse coupling via a bus is required to have an increased amount of hardware and a complicated control function. Of.
【００１１】本発明はかかる事情に鑑みてなされたもの
であって、バスを介して接続される記憶制御装置にあっ
て、記憶制御装置間のデータ転送を実行するにあたっ
て、ハードウェア量の削減と制御機能の簡略化とを実現
できる新たな記憶制御装置の提供を目的とする。The present invention has been made in view of the above circumstances, and in a storage control device connected via a bus, it is possible to reduce the amount of hardware when executing data transfer between the storage control devices. An object of the present invention is to provide a new storage control device that can realize simplification of the control function.
【００１２】[0012]
【課題を解決するための手段】図１に本発明の原理構成
を図示する。１は本発明により構成される複数の記憶制
御装置、２は記憶制御装置１のアクセス先となる主記憶
装置、３は記憶制御装置１の間を接続するバスである。
この記憶制御装置１は、バス３を介して、リング接続の
ような粗結合の接続形態で接続される。FIG. 1 shows the principle configuration of the present invention. Reference numeral 1 is a plurality of storage control devices configured according to the present invention, 2 is a main storage device that is an access destination of the storage control device 1, and 3 is a bus connecting the storage control devices 1.
The storage control device 1 is connected via a bus 3 in a coarsely coupled connection form such as a ring connection.
【００１３】４-i（ｉ＝１〜ｎ）はリクエストポート手
段であって、自記憶制御装置１／他記憶制御装置１に接
続する図示しないアクセス発生装置からのアクセス要求
内容を処理完了まで保持するもの、５は優先順位選択手
段であって、リクエストポート手段４-iに保持されるア
クセス要求の中から、優先順位を決めて１つずつアクセ
ス要求を選択して主記憶装置２に対してアクセスを行う
もの、６はタイミング生成手段であって、アクセス要求
に応答して主記憶装置２から読み出される主記憶データ
の読出タイミング信号を生成するものである。Reference numeral 4-i (i = 1 to n) is request port means, which holds the access request contents from an access generator (not shown) connected to the own storage controller 1 / other storage controller 1 until the processing is completed. Reference numeral 5 denotes priority order selection means, which determines the priority order from the access requests held in the request port means 4-i and selects the access requests one by one to the main storage device 2. Accessing means 6 is a timing generating means for generating a read timing signal of main memory data read from the main memory device 2 in response to an access request.
【００１４】７は読出レジスタ手段であって、主記憶装
置２から読み出される主記憶データを保持するもの、８
は退避レジスタ手段であって、読出レジスタ手段７の保
持する主記憶データを退避するもの、９は選択手段であ
って、他記憶制御装置１から転送されてくるバイパスデ
ータか、読出レジスタ手段７の保持する主記憶データ
か、退避レジスタ手段８の退避する主記憶データのいず
れかを選択して、バス３を介して他記憶制御装置１に転
送するものである。Reference numeral 7 is a read register means for holding main memory data read from the main memory device 2,
Is a save register means for saving the main memory data held by the read register means 7, and 9 is a select means for bypass data transferred from another storage control device 1 or for the read register means 7. The main memory data to be held or the main memory data saved in the save register means 8 is selected and transferred to the other storage control device 1 via the bus 3.
【００１５】１０は表示手段であって、優先順位選択手
段５が他記憶制御装置１から発行されたアクセス要求を
選択するときに、その他記憶制御装置１との間のバス３
の使用禁止状態を、そのバス３を共有する記憶制御装置
１の台数により規定される時間の間表示するものであ
る。この表示手段１０は、アクセス要求元の記憶制御装
置名と、記憶制御装置１間の接続状態を規定するシステ
ム構成情報とに従って、バス３の使用禁止状態の表示制
御処理を実行する。Numeral 10 is a display means, and when the priority selection means 5 selects an access request issued from the other storage control device 1, a bus 3 to the other storage control device 1 is provided.
The use prohibition state is displayed for a period of time defined by the number of storage control devices 1 sharing the bus 3. The display means 10 executes the display control process of the use prohibition state of the bus 3 according to the storage control device name of the access request source and the system configuration information defining the connection state between the storage control devices 1.
【００１６】ここで、退避レジスタ手段８は、他記憶制
御装置１から転送されてくるバイパスデータが自記憶制
御装置１の送出する主記憶データよりも優先する場合に
設けられるものであって、自記憶制御装置１の送出する
主記憶データが他記憶制御装置１から転送されてくるバ
イパスデータよりも優先する場合には、この退避レジス
タ手段８に相当する退避レジスタ手段が、そのバイパス
データを退避すべく設けられることになる。The save register means 8 is provided when the bypass data transferred from the other storage control device 1 has priority over the main storage data sent from the self storage control device 1. When the main storage data sent from the storage control device 1 has priority over the bypass data transferred from the other storage control device 1, the save register means corresponding to the save register means 8 saves the bypass data. It will be provided accordingly.
【００１７】[0017]
【作用】本発明では、優先順位選択手段５が、他記憶制
御装置１から発行されたアクセス要求を選択すると、表
示手段１０は、その他記憶制御装置１へと接続するバス
３の使用禁止状態の表示に入って、その使用禁止状態の
表示を、そのバスを共有する記憶制御装置１の台数によ
り規定される時間の間維持する。このようにして、表示
手段１０が使用禁止状態の表示に入ると、優先順位選択
手段５は、その使用禁止状態の表示が解除されるまでの
間、その表示先のバス３を使用するアクセス要求の選択
を実行しないよう制御する。In the present invention, when the priority selection means 5 selects an access request issued from the other storage control device 1, the display means 10 indicates that the bus 3 connected to the other storage control device 1 is in the use prohibited state. After entering the display, the display of the use prohibition state is maintained for a time defined by the number of storage control devices 1 sharing the bus. In this way, when the display means 10 enters the display of the use-prohibited state, the priority selection means 5 requests access to use the bus 3 of the display destination until the display of the use-prohibited state is released. Control not to execute the selection of.
【００１８】優先順位選択手段５がアクセス要求を選択
すると、そのアクセス要求に対応して主記憶装置２がア
クセスされ、タイミング生成手段６の生成する読出タイ
ミング信号に従って、主記憶装置２から読み出される主
記憶データが読出レジスタ手段７にラッチされる。この
読出レジスタ手段７へのラッチ時に、他記憶制御装置１
からバイパスデータが転送されて来ないときには、選択
手段９は、読出レジスタ手段７の保持する主記憶データ
をバス３を介して送出先の記憶制御装置１に送出する。
一方、この読出レジスタ手段７へのラッチ時に、他記憶
制御装置１からバイパスデータが転送されて来るときに
は、このバイパスデータを優先させていることに対応し
て、選択手段９は、このバイパスデータを選択して、バ
ス３を介して転送先の記憶制御装置１に転送していくと
ともに、退避レジスタ手段８は、読出レジスタ手段７の
保持する主記憶データを退避させる。When the priority selecting means 5 selects an access request, the main memory 2 is accessed in response to the access request, and the main memory 2 is read according to the read timing signal generated by the timing generating means 6. The stored data is latched in the read register means 7. At the time of latching to the read register means 7, the other storage control device 1
When the bypass data is not transferred from the selection means 9, the selection means 9 sends the main storage data held by the read register means 7 to the destination storage control device 1 via the bus 3.
On the other hand, when the bypass data is transferred from the other storage control device 1 at the time of latching to the read register means 7, the selecting means 9 gives priority to this bypass data, and the selecting means 9 selects this bypass data. The selected data is transferred to the storage control device 1 of the transfer destination via the bus 3, and the save register means 8 saves the main memory data held by the read register means 7.
【００１９】バイパスデータを転送してきた記憶制御装
置１もまた、表示手段１０を持っていることに対応し
て、退避レジスタ手段８に退避された主記憶データの送
出に用いるバス３は、バイパスデータの転送後に空き状
態になることが保証されることになる。これから、選択
手段９は、バイパスデータを選択して転送した後で、退
避レジスタ手段８の退避する主記憶データを選択して、
バス３を介して送出先の記憶制御装置１に送出する。Corresponding to the fact that the storage control device 1 that has transferred the bypass data also has the display means 10, the bus 3 used for sending the main storage data saved in the save register means 8 is the bypass data. Will be guaranteed to be free after the transfer. From this, the selecting means 9 selects the main data to be saved in the save register means 8 after selecting and transferring the bypass data,
It is sent to the storage control device 1 of the destination via the bus 3.
【００２０】このように、本発明では、複数構成を採る
記憶制御装置１にあって、記憶制御装置１間を接続する
バス３が使用された直後の一定期間については、そのバ
ス３を使用するアクセス要求を選択しないように制御す
ることで、そのバス３を必ず空き状態にすることを保証
する構成を採るものである。As described above, according to the present invention, in the storage controller 1 having a plurality of configurations, the bus 3 is used for a certain period immediately after the bus 3 connecting the storage controllers 1 is used. By controlling the access request so that it is not selected, the bus 3 is guaranteed to be in a free state.
【００２１】これにより、各記憶制御装置１は、他記憶
制御装置１から転送されてくるバイパスデータと、自装
置が送出する主記憶データとの衝突の解消を図るために
用意する緩衝記憶機構として、退避レジスタ手段８とい
う１つだけのレジスタ手段を備えれば足りるとともに、
この衝突時の制御処理として、単なる選択制御という簡
単な制御機能を実装すれば足りるようになる。これか
ら、バス３を介して粗結合の接続形態で接続される記憶
制御装置１について、ハードウェア量の削減と制御機能
の簡略化とを実現できるようになるのである。As a result, each storage control device 1 serves as a buffer storage mechanism prepared in order to eliminate the collision between the bypass data transferred from the other storage control device 1 and the main storage data sent by the self storage device. It suffices if only one register means, the save register means 8, is provided,
As a control process at the time of this collision, it suffices to implement a simple control function of simple selection control. From this, it is possible to realize a reduction in the amount of hardware and a simplification of the control function for the storage control device 1 that is connected via the bus 3 in a coarsely coupled connection form.
【００２２】[0022]
【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の適用可能な記憶制御装置１のシス
テム構成を図示する。この図では、ＭＣ０，ＭＣ１，Ｍ
Ｃ２で表される３台の記憶制御装置１がバス３を介して
互いに接続される構成例を表している。ここで、図中の
１００はＣＰＵ等のアクセス発生装置であり、自装置の
接続先の記憶制御装置１に対してアクセス要求を発行す
るとともに、その接続先の記憶制御装置１を経由して他
記憶制御装置１に対してアクセス要求を発行するもので
ある。EXAMPLES The present invention will be described in detail below with reference to examples. FIG. 2 illustrates a system configuration of the storage control device 1 to which the present invention is applicable. In this figure, MC0, MC1, M
The configuration example in which three storage control devices 1 represented by C2 are connected to each other via a bus 3 is shown. Here, reference numeral 100 in the drawing denotes an access generation device such as a CPU, which issues an access request to the storage control device 1 of the connection destination of its own device, and other devices via the storage control device 1 of the connection destination. The access request is issued to the storage controller 1.
【００２３】各記憶制御装置１は、このアクセス発生装
置１００の発生するアクセス要求に応答して、自装置の
接続する図示しない記憶装置からデータを読み出してア
クセス発生装置１００に渡す処理を実行したり、また、
アクセス発生装置１００からの書込要求データをその記
憶装置に書き込む処理を実行することになる。In response to the access request generated by the access generation device 100, each storage control device 1 executes a process of reading data from a storage device (not shown) connected to itself and passing it to the access generation device 100. ,Also,
A process of writing the write request data from the access generation device 100 to the storage device will be executed.
【００２４】図３に、記憶制御装置１の詳細な回路構成
の一実施例を図示する。この実施例では、ＭＣ０を例に
採って、キーデータに対して本発明を適用する場合の記
憶制御装置１の回路構成を図示してある。そして、他記
憶制御装置１から転送されてくるバイパスデータが自記
憶制御装置１の送出するキーデータよりも優先する例で
もって示してある。FIG. 3 shows an example of a detailed circuit configuration of the storage control device 1. In this embodiment, MC0 is taken as an example to show the circuit configuration of the storage control device 1 when the present invention is applied to key data. The bypass data transferred from the other storage control device 1 is shown as an example prioritized over the key data sent from the own storage control device 1.
【００２５】図中、２ａは対応の記憶制御装置１に接続
されて、記憶制御装置１のアクセス対象となるキーデー
タを格納するキーデータメモリ、２ｂは対応の記憶制御
装置１に接続されて、記憶制御装置１のアクセス対象と
なるデータを格納するデータメモリである。In the figure, 2a is connected to a corresponding storage control device 1, and a key data memory 2b for storing key data to be accessed by the storage control device 1 is connected to a corresponding storage control device 1, It is a data memory that stores data to be accessed by the storage control device 1.
【００２６】２０-i（ｉ＝０〜ｎ）はリクエストポート
であって、自記憶制御装置１及び他記憶制御装置１の持
つアクセス発生装置１００からのアクセス要求内容を処
理完了まで保持するものである。ここでは、説明の便宜
上、このリクエストポート２０-iをＡＣＣ０，ＡＣＣ
１，・・・，ＡＣＣｎで表してある。２１は優先順位選
択回路であって、リクエストポート２０-iに保持される
アクセス要求の中から優先順位を決めて１つずつアクセ
ス要求を選択して、キーデータメモリ２ａ／データメモ
リ２ｂに対してアクセスを行うものである。Reference numeral 20-i (i = 0 to n) is a request port, which holds the access request contents from the access generation device 100 of the own storage control device 1 and the other storage control device 1 until the processing is completed. is there. Here, for convenience of explanation, this request port 20-i is set to ACC0, ACC.
, ..., ACCn. Reference numeral 21 denotes a priority order selection circuit, which determines the priority order from the access requests held in the request port 20-i and selects the access requests one by one, and outputs the selected key to the key data memory 2a / data memory 2b. It is to access.
【００２７】２２はキーデータメモリ２ａに対応付けて
備えられるアクセスタイミング生成回路であって、規定
の数のシフトレジスタ（図中では、ＳＴー１，・・，Ｓ
Ｔー４で表してある）により構成されて、アクセス制御
情報をシフトしていくとともに、アクセス要求に応答し
てキーデータメモリ２ａから読み出されるキーデータの
読出タイミング信号を生成するもの、２３は第１のレジ
スタであって、キーデータメモリ２ａから読み出される
キーデータと、アクセスタイミング生成回路２２をシフ
トしてくるアクセス制御情報とをマージして保持するも
のである。なお、以下、説明の便宜上、このマージデー
タもキーデータと呼ぶことにする。Reference numeral 22 is an access timing generation circuit provided in association with the key data memory 2a, and has a prescribed number of shift registers (ST-1, ..., S in the figure).
(Denoted by T-4), which shifts the access control information and generates a read timing signal of the key data read from the key data memory 2a in response to the access request. The first register is a register for merging and holding the key data read from the key data memory 2a and the access control information that shifts the access timing generation circuit 22. Note that, for convenience of explanation, this merge data will also be referred to as key data hereinafter.
【００２８】２４は第２のレジスタであって、第１のレ
ジスタ２３の保持するキーデータを読み込んで保持する
もの、２５は第１の選択回路であって、記憶制御装置Ｍ
Ｃ１から送られてくる制御信号（図中ののバス３を介
して送られてくる）がキーデータの宛先として自装置宛
を表示しているときには、記憶制御装置ＭＣ１から送ら
れてくるキーデータ（図中ののバスを介して送られて
くる）を自装置に取り込み、一方、その制御信号が記憶
制御装置ＭＣ２宛を表示しているときには、記憶制御装
置ＭＣ１から送られてくるキーデータをバイパスさせて
記憶制御装置ＭＣ２に転送するものである。Reference numeral 24 is a second register for reading and holding the key data held by the first register 23, and 25 is a first selection circuit for the storage controller M.
When the control signal transmitted from C1 (transmitted via the bus 3 in the figure) indicates the address of the own device as the destination of the key data, the key data transmitted from the storage control device MC1 (Sent via the bus in the figure) is taken into the device itself, while the control signal indicates that it is addressed to the storage control device MC2, the key data sent from the storage control device MC1 The data is bypassed and transferred to the storage control device MC2.
【００２９】２６はデータ受取メモリであって、第１の
選択回路２５が選択出力する自装置宛のキーデータを格
納するもの、２７はシフト制御回路であって、記憶制御
装置ＭＣ１から送られてくる制御信号が記憶制御装置Ｍ
Ｃ２へのバイパス転送を指示するときには、第２のレジ
スタ２４に対して、第１のレジスタ２３の保持するキー
データの読み込みを指示するもの、２８は第２の選択回
路であって、第１の選択回路２５の出力するバイパスの
キーデータか、第１のレジスタ２３の保持するキーデー
タか、第２のレジスタ２４の保持するキーデータのいず
れかを選択して記憶制御装置ＭＣ２に出力するもの、２
９はバッファ回路であって、第２の選択回路２８の出力
するキーデータをバッファリングして他記憶制御装置１
に送出するものである。Reference numeral 26 is a data receiving memory for storing key data addressed to its own device, which is selected and output by the first selection circuit 25, and 27 is a shift control circuit, which is sent from the storage control device MC1. The incoming control signal is the memory controller M
When instructing the bypass transfer to C2, the second register 24 is instructed to read the key data held in the first register 23, and 28 is a second selection circuit, The bypass key data output by the selection circuit 25, the key data held by the first register 23, or the key data held by the second register 24 is selected and output to the storage control device MC2. Two
Reference numeral 9 denotes a buffer circuit, which buffers the key data output from the second selection circuit 28 and is used by the other storage control device 1
To be sent to.
【００３０】３０はシステム構成情報管理機構であっ
て、システムを構成する記憶制御装置１の接続状態や動
作可能状態を管理するもの、３１はデコーダであって、
優先順位選択回路２１により選択されたアクセス要求の
持つアクセス制御情報（アクセス要求元名やアクセス内
容等）をデコードするもの、３２はバス管理回路であっ
て、デコーダ３１の出力値と、システム構成情報管理機
構３０の管理データとから、どのバス３がビジー状態に
あるのかを表示するもの、３３はアクセス要求生成回路
であって、優先順位選択回路２１により選択されたアク
セス要求の指すアドレスが自装置配下のキーデータメモ
リ２ａに存在しないときに、そのキーデータを持つ記憶
制御装置１に対してアクセス要求を発行するものであ
る。ここで、システム構成情報管理機構３０の管理デー
タは、優先順位選択回路２１にも、選択処理の実行のた
めの制御情報として与えられることになる。Reference numeral 30 is a system configuration information management mechanism for managing the connection state and operable state of the storage controller 1 constituting the system, and 31 is a decoder,
Decoding the access control information (access request source name, access content, etc.) of the access request selected by the priority selection circuit 21, 32 is a bus management circuit, which is an output value of the decoder 31 and system configuration information. The management data of the management mechanism 30 indicates which bus 3 is in a busy state. Reference numeral 33 is an access request generation circuit, and the address indicated by the access request selected by the priority selection circuit 21 is the own device. When it does not exist in the subordinate key data memory 2a, an access request is issued to the storage control device 1 having the key data. Here, the management data of the system configuration information management mechanism 30 is also given to the priority selection circuit 21 as control information for executing the selection process.
【００３１】図４に、バス管理回路３２の回路構成部分
の一例を図示する。図中の３０は上述したようにシステ
ム構成情報管理機構、３１は上述したようにデコーダ、
３２０、３２１はＡＮＤ回路、３２２はラッチ回路であ
る。FIG. 4 illustrates an example of a circuit configuration portion of the bus management circuit 32. In the figure, 30 is a system configuration information management mechanism as described above, 31 is a decoder as described above,
320 and 321 are AND circuits and 322 is a latch circuit.
【００３２】この図に示すように、システム構成情報管
理機構３０は、記憶制御装置ＭＣ０と記憶制御装置ＭＣ
２との間がバス３で接続されているとか、「記憶制御装
置ＭＣ１→記憶制御装置ＭＣ０→記憶制御装置ＭＣ２」
というデータ転送ルートがあるとかいったような記憶制
御装置１の接続状態等を管理する。一方、デコーダ３１
は、優先順位選択回路２１により選択されたアクセス要
求のアクセス要求元が記憶制御装置ＭＣ２であるとか、
そのアクセス要求のアクセス処理内容がキーデータの読
み出しであるとかいったような、優先順位選択回路２１
により選択されたアクセス要求の持つアクセス制御情報
をデコードする。As shown in this figure, the system configuration information management mechanism 30 includes a storage controller MC0 and a storage controller MC.
2 is connected by a bus 3 or "storage control device MC1-> storage control device MC0-> storage control device MC2"
It manages the connection status of the storage controller 1 such as the data transfer route. On the other hand, the decoder 31
Indicates that the access request source of the access request selected by the priority selection circuit 21 is the storage control device MC2,
The priority selection circuit 21 such that the access processing content of the access request is reading of key data.
The access control information included in the access request selected by is decoded.
【００３３】そして、このシステム構成情報管理機構３
０の管理データと、デコーダ３１のデコード出力とを受
けて、バス管理回路３２は、例えば、ＡＮＤ回路３２
０，３２１の論理積成立に従って、優先順位選択回路２
１により選択されたアクセス要求が記憶制御装置ＭＣ２
から要求されたキーデータの読出要求であって、その読
み出したキーデータは記憶制御装置ＭＣ０と記憶制御装
置ＭＣ２との間のバス３（図３ののバス３）を使用し
て、記憶制御装置ＭＣ２に転送すべきものであることを
判断して、その判断結果に従って、のバス３のビジー
状態を表示するラッチ回路３２２にビジー状態をセット
するのである。The system configuration information management mechanism 3
Upon receiving the management data of 0 and the decoded output of the decoder 31, the bus management circuit 32 receives, for example, the AND circuit 32.
When the logical product of 0 and 321 is established, the priority selection circuit 2
The access request selected by 1 is the storage controller MC2
Is a read request for the key data requested by the storage controller, and the read key data uses the bus 3 (bus 3 in FIG. 3) between the storage controller MC0 and the storage controller MC2. It is determined that the data is to be transferred to MC2, and the busy state is set in the latch circuit 322 which indicates the busy state of the bus 3 according to the result of the determination.
【００３４】このバス管理回路３２は、一度バス３が使
用されると、そのバス３を共有する記憶制御装置１の台
数により規定される時間の間、そのバス３の使用を禁止
する表示状態を維持し続けるよう動作する。例えば、図
３の実施例の場合、記憶制御装置ＭＣ０と記憶制御装置
ＭＣ２との間ののバス３は、記憶制御装置ＭＣ０，Ｍ
Ｃ１の２台で使用されることになることから、バス管理
回路３２は、のバス３の使用があると、その後の１ク
ロック分、のバス３の使用禁止状態を表示し続け、ま
た、例えば、こののバス３が３台の記憶制御装置１で
使用されることになるときには、のバス３の使用があ
ると、その後の２クロック分、のバス３の使用禁止状
態を表示し続けることになる。Once the bus 3 is used, the bus management circuit 32 displays a display state in which the use of the bus 3 is prohibited for a time defined by the number of storage control devices 1 sharing the bus 3. Works to keep up. For example, in the case of the embodiment shown in FIG. 3, the bus 3 between the storage control device MC0 and the storage control device MC2 is connected to the storage control devices MC0 and M0.
Since the bus management circuit 32 is used by two C1s, when the bus 3 is used, the bus management circuit 32 continues to display the use prohibited state of the bus 3 for one clock after that. When the bus 3 is to be used by the three storage control devices 1, if the bus 3 is used, the use prohibition state of the bus 3 for the subsequent 2 clocks is continuously displayed. Become.
【００３５】このバス管理回路３２の使用禁止状態の表
示を受けて、優先順位選択回路２１は、この使用禁止状
態が解除されるまでの間、使用禁止状態の表示先のバス
３を使用するアクセス要求の選択を実行しないで、他の
アクセス要求を選択するよう動作する。従って、記憶制
御装置ＭＣ０の備える優先順位選択回路２１は、記憶制
御装置ＭＣ０，ＭＣ１の２台で共有するのバス３につ
いて説明するならば、そののバス３を使うアクセス要
求については、最高クロック２周期に一度しか選択しな
いよう制御する。一方、記憶制御装置ＭＣ１の備える優
先順位選択回路２１も、記憶制御装置ＭＣ０，ＭＣ１の
２台で共有するのバス３を使うアクセス要求について
は、最高クロック２周期に一度しか選択しないよう制御
する。In response to the display of the use prohibition state of the bus management circuit 32, the priority order selection circuit 21 accesses the bus 3 which is the display destination of the use prohibition state until the use prohibition state is released. Operates to select another access request without performing request selection. Therefore, if the priority selection circuit 21 provided in the storage control device MC0 describes the bus 3 shared by the two storage control devices MC0 and MC1, the highest clock 2 will be applied to the access request using the bus 3. Control to select only once per cycle. On the other hand, the priority selection circuit 21 included in the storage control device MC1 also controls the access request using the bus 3 shared by the two storage control devices MC0 and MC1 so that it is selected only once in the maximum two clock cycles.
【００３６】これから、第２の選択回路２８が自記憶制
御装置ＭＣ０のアクセス結果のキーデータをのバス３
を介して出力した後は、必ず、最低クロック１周期につ
いては、自記憶制御装置ＭＣ０がのバス３を使用する
ことはない。これから、第２の選択回路２８は、第１の
選択回路２５を介して転送されてくる記憶制御装置ＭＣ
１からのバイパスのキーデータを、この空き状態のの
バス３を介して記憶制御装置ＭＣ２に転送できることが
保証されることになる。そして、第２の選択回路２８が
第１の選択回路２５を介して転送されてくる記憶制御装
置ＭＣ１からのバイパスのキーデータをのバス３を介
して出力した後は、必ず、最低クロック１周期について
は、記憶制御装置ＭＣ１がのバス３を使用することは
ない。これから、第２の選択回路２８は、自記憶制御装
置ＭＣ０のアクセス結果のキーデータを、この空き状態
を利用してのバス３を介して記憶制御装置ＭＣ２に転
送できることが保証されることになる。From this, the second selection circuit 28 sends the key data of the access result of the own storage control device MC0 to the bus 3
After outputting via the bus, the self-storage controller MC0 does not always use the bus 3 for at least one clock cycle. From this, the second selection circuit 28 is transferred to the storage control device MC which is transferred via the first selection circuit 25.
It is guaranteed that the bypass key data from 1 can be transferred to the storage control device MC2 via the bus 3 in the empty state. After the second selection circuit 28 outputs the bypass key data transferred from the storage control device MC1 via the bus 3 via the first selection circuit 25, there is always at least one clock cycle. For, the storage controller MC1 never uses the bus 3. From this, it is assured that the second selection circuit 28 can transfer the key data of the access result of the own storage control device MC0 to the storage control device MC2 via the bus 3 using this empty state. .
【００３７】このような保証が実現されるときにあっ
て、自記憶制御装置ＭＣ０のアクセス結果のキーデータ
と、記憶制御装置ＭＣ１からのバイパスのキーデータと
が同時にのバス３を利用すべく衝突することが起こ
る。このときには、図３の実施例の場合には、記憶制御
装置ＭＣ１からのバイパスのキーデータを優先する構成
を採って、シフト制御回路２７は、第２のレジスタ２４
に対して、第１のレジスタ２３の保持するキーデータの
読み込みを指示していくことで、第２のレジスタ２４に
送出対象のキーデータをバッファリングする。そして、
第２の選択回路２８は、この後に保証されるのバス３
の空き状態を利用して、第２のレジスタ２４に保持され
るキーデータの転送を実行していくよう動作する。When such guarantee is realized, the key data of the access result of the own storage control device MC0 and the bypass key data from the storage control device MC1 collide to use the bus 3 at the same time. Things happen. At this time, in the case of the embodiment of FIG. 3, the shift control circuit 27 adopts a configuration in which the bypass key data from the storage control device MC1 is prioritized.
By instructing to read the key data held in the first register 23, the key data to be transmitted is buffered in the second register 24. And
The second selection circuit 28 ensures that the bus 3
Using the vacant state of, the key data held in the second register 24 is transferred.
【００３８】このような構成に従って、記憶制御装置１
は、従来技術の必要とした大容量のバス緩衝記憶機構を
用いずに、記憶制御装置１間でキーデータの転送を実現
できるようになるのである。According to such a configuration, the storage controller 1
The key data can be transferred between the storage control devices 1 without using the large-capacity bus buffer storage mechanism required by the prior art.
【００３９】図３の実施例の具体的な動作処理の説明に
入る前に、図５を用いて、リクエストポート２０-iに対
してのアクセス要求の設定処理について説明する。アク
セス要求生成回路３３は、優先順位選択回路２１から出
力されたアクセス要求の持つアドレスから、そのアクセ
ス要求の要求データが自記憶制御装置１内のキーデータ
メモリ２ａ／データメモリ２ｂに存在していないことが
分かると、どの記憶制御装置１のキーデータメモリ２ａ
／データメモリ２ｂに格納されているかを調べる。この
とき、記憶制御装置ＭＣ２に存在することが分かるとす
ると、記憶制御装置ＭＣ０のアクセス要求生成回路３３
は、図５に示すように、送出ポートＯＵＴｉを介し、時
分割で使用権の変わる記憶制御装置ＭＣ０と記憶制御装
置ＭＣ１との間のバスＢ０（図３ののバス３）を利用
して、そのアクセス要求を記憶制御装置ＭＣ１に送出す
る。Before starting the description of the concrete operation processing of the embodiment of FIG. 3, the setting processing of the access request to the request port 20-i will be described with reference to FIG. In the access request generation circuit 33, the requested data of the access request does not exist in the key data memory 2a / data memory 2b in the own storage control device 1 from the address of the access request output from the priority selection circuit 21. When it is understood, which storage control device 1 has the key data memory 2a
/ Check whether the data is stored in the data memory 2b. At this time, if it is found that the storage controller MC2 exists, the access request generation circuit 33 of the storage controller MC0.
5, as shown in FIG. 5, using the bus B0 (bus 3 in FIG. 3) between the storage control device MC0 and the storage control device MC1 whose usage rights change in a time-sharing manner, via the output port OUTi, The access request is sent to the storage control device MC1.
【００４０】そして、このアクセス要求を受け取ると、
記憶制御装置ＭＣ１は、フリップフロップ回路ＦＦ１，
ＦＦ２でタイミングを取って、時分割で使用権の変わる
記憶制御装置ＭＣ１と記憶制御装置ＭＣ２との間のバス
Ｂ１を利用して、記憶制御装置ＭＣ２のリクエストポー
トＡＣＣｉに送出することで、そのアクセス要求を記憶
制御装置ＭＣ２のリクエストポートＡＣＣｉにセットす
る。このとき、記憶制御装置ＭＣ０の送出ポートＯＵＴ
ｉと、記憶制御装置ＭＣ２のリクエストポートＡＣＣｉ
との対応関係は予め決められたものとなっているので、
記憶制御装置ＭＣ２は、設定されたアクセス要求がどの
記憶制御装置１からのものであるのかを知ることができ
る。When this access request is received,
The storage control device MC1 includes flip-flop circuits FF1,
By accessing the request port ACCi of the storage control device MC2 by using the bus B1 between the storage control device MC1 and the storage control device MC2 whose usage rights change in a time-sharing manner at a timing of FF2, the access is performed. The request is set in the request port ACCi of the storage controller MC2. At this time, the output port OUT of the storage controller MC0
i and the request port ACCi of the storage controller MC2
Since the correspondence relationship with is predetermined,
The storage control device MC2 can know from which storage control device 1 the set access request is.
【００４１】このようにして、記憶制御装置１のリクエ
ストポート２０-iには、自装置に接続されるアクセス発
生装置１００からのアクセス要求の他に、他の記憶制御
装置１に接続されるアクセス発生装置１００からのアク
セス要求が設定されることになるのである。In this way, the request port 20-i of the storage control device 1 is accessed by another storage control device 1 in addition to the access request from the access generation device 100 connected to its own device. The access request from the generator 100 is set.
【００４２】次に、図６に示すタイムチャートを参照し
つつ、図３の実施例の記憶制御装置１の動作処理につい
て具体的に説明する。ここで、図６中、信号１は、優先
順位選択回路２１の出力信号を表しており、ＳＴーｉ
（ｉ＝１〜４）は、アクセスタイミング生成回路２２の
シフトレジスタを表しており、ＢＵＳーＢＵＳＹは、
バス管理回路３２の出力するのバス３のビジー状態信
号を表しており、信号２は、第１の選択回路２５の出力
する第２の選択回路２８側の出力信号を表している。Next, with reference to the time chart shown in FIG. 6, the operation processing of the storage control device 1 of the embodiment shown in FIG. 3 will be specifically described. Here, in FIG. 6, the signal 1 represents the output signal of the priority selection circuit 21, and ST-i
(I = 1 to 4) represents a shift register of the access timing generation circuit 22, and BUS-BUSY is
The bus management circuit 32 represents the busy state signal of the bus 3 and the signal 2 represents the output signal of the second selection circuit 28 output from the first selection circuit 25.
【００４３】リクエストポート２０-iのＡＣＣ０及びＡ
ＣＣ１には、記憶制御装置ＭＣ２からのキーデータメモ
リ２ａに対しての読出処理要求が保持され、その他のリ
クエストポートＡＣＣ２〜ＡＣＣｎには、自記憶制御装
置ＭＣ０からのデータメモリ２ｂに対してのアクセス処
理要求が設定されているとする。ACC0 and A of request port 20-i
The read processing request from the storage control device MC2 to the key data memory 2a is held in CC1, and the other request ports ACC2 to ACCn access the data memory 2b from the own storage control device MC0. It is assumed that the processing request is set.
【００４４】図６に示すように、優先順位選択回路２１
がリクエストポートＡＣＣ４のアクセス要求の選択に続
けて、リクエストポートＡＣＣ０のアクセス要求を選択
したとすると、次のクロックタイミングで、キーデータ
メモリ２ａにアドレス等の制御情報が送り出されること
で、キーデータメモリ２はキーデータの読出処理を開始
するとともに、アクセスタイミング生成回路２２のＳＴ
ー１にキーデータメモリ２ａに送出された制御情報の一
部が設定されることで、アクセスタイミング生成回路２
２はそのタイミング処理動作を開始する。As shown in FIG. 6, the priority selection circuit 21
If the access request of the request port ACC0 is selected subsequent to the selection of the access request of the request port ACC4, the control information such as the address is sent to the key data memory 2a at the next clock timing. 2 starts the reading process of the key data, and at the same time, ST of the access timing generation circuit 22 is started.
-1 is set with a part of the control information sent to the key data memory 2a, so that the access timing generation circuit 2
2 starts its timing processing operation.
【００４５】このとき、更に、バス管理回路３２は、シ
ステム構成情報管理機構３０の管理データに従って、
のバス３が記憶制御装置ＭＣ０，ＭＣ２で共有されるこ
とを知るとともに、デコーダ３１のデコード出力に従っ
て、アクセス結果を記憶制御装置ＭＣ２に転送しなけれ
ばならないことを知ることで、リクエストポートＡＣＣ
０の選択後の１クロック分まで、のバス３のビジー状
態の表示を行う。At this time, further, the bus management circuit 32, according to the management data of the system configuration information management mechanism 30,
Of the request port ACC by knowing that the bus 3 is shared by the storage control devices MC0 and MC2 and that the access result must be transferred to the storage control device MC2 according to the decode output of the decoder 31.
Up to 1 clock after the selection of 0, the busy state of the bus 3 is displayed.
【００４６】このようにして、バス管理回路３２がの
バス３のビジー状態を表示しているので、優先順位選択
回路２１は、このバス３を使用するリクエストポートＡ
ＣＣ１のアクセス要求は選択することができず、従っ
て、残りのリクエストポートＡＣＣ２〜ＡＣＣｎのアク
セス要求を選択することになる。ここでは、図６に示す
ように、リクエストポートＡＣＣ３のアクセス要求を選
択したとし、その後、のバス３のビジー状態表示が解
除されることに対応して、リクエストポートＡＣＣ１の
アクセス要求を選択したとする。In this way, since the bus management circuit 32 displays the busy state of the bus 3, the priority selection circuit 21 requests the request port A which uses this bus 3.
The access request for CC1 cannot be selected, and therefore the access requests for the remaining request ports ACC2 to ACCn will be selected. Here, as shown in FIG. 6, it is assumed that the access request of the request port ACC3 is selected, and then the access request of the request port ACC1 is selected in response to the busy state display of the bus 3 being canceled. To do.
【００４７】設定されたリクエストポートＡＣＣ０の制
御情報がアクセスタイミング生成回路２２のＳＴー４ま
でシフトしてくると、このシフトしてきた制御情報と、
キーデータメモリ２ａから読み出されるキーデータとが
マージされて第１のレジスタ２３にセットされる。この
とき、図６の信号２に示すように、記憶制御装置ＭＣ１
から記憶制御装置ＭＣ０にバイパスデータ（ＴＨＲＵ）
が送られてきたとする。そうすると、第１の選択回路２
５は、このバイパスデータを選択して第２の選択回路２
８に出力し、この出力処理を受けて、第２の選択回路２
８は、このバイパスデータを選択してバッファ回路２９
にセットするので、バッファ回路２９は、このバイパス
データを自記憶制御装置ＭＣ０の読み出すキーデータよ
りも優先させて、のバス３を介して記憶制御装置ＭＣ
２に送出する。When the control information of the set request port ACC0 shifts to ST-4 of the access timing generation circuit 22, the shifted control information and
The key data read from the key data memory 2a is merged and set in the first register 23. At this time, as indicated by the signal 2 in FIG. 6, the storage controller MC1
To storage controller MC0 to bypass data (THRU)
Is sent. Then, the first selection circuit 2
5 selects the bypass data and selects the second selection circuit 2
8 and receives this output processing to output the second selection circuit 2
The buffer circuit 29 selects the bypass data 8
Therefore, the buffer circuit 29 gives priority to this bypass data over the key data read by the own storage control device MC0, and the storage control device MC via the bus 3 of
Send to 2.
【００４８】一方、このとき、シフト制御回路２７は、
第２のレジスタ２４にラッチ信号を送出することで、第
２のレジスタ２４が第１のレジスタ２３の保持するキー
データを保持するよう動作する。このようにして、第２
の選択回路２８がバイパスデータを優先して選択すると
きには、それに対応して、キーデータメモリ２ａから読
み出されたキーデータを遅延させるべく第２のレジスタ
２４に保持するのである。そして、第２の選択回路２８
は、バイパスデータの選択を終了すると、続いて、第２
のレジスタ２４に保持されているキーデータを読み出し
て、バッファ回路２９にセットするので、バッファ回路
２９は、バイパスデータの転送に続けて、リクエストポ
ートＡＣＣ０のアクセス要求に応じて読み出されたキー
データを、のバス３を介して記憶制御装置ＭＣ２に送
出し、それに続けて、リクエストポートＡＣＣ１のアク
セス要求に応じて読み出されたキーデータを、のバス
３を介して記憶制御装置ＭＣ２に送出していくことにな
る。On the other hand, at this time, the shift control circuit 27
By sending the latch signal to the second register 24, the second register 24 operates so as to hold the key data held by the first register 23. In this way, the second
When the selection circuit 28 of (1) preferentially selects the bypass data, the key data read from the key data memory 2a is held in the second register 24 so as to be delayed accordingly. Then, the second selection circuit 28
Completes the selection of bypass data, then continues to the second
Since the key data held in the register 24 is read out and set in the buffer circuit 29, the buffer circuit 29 follows the transfer of the bypass data, and the key data read out in response to the access request from the request port ACC0. Is sent to the storage controller MC2 via the bus 3 and then the key data read in response to the access request from the request port ACC1 is sent to the storage controller MC2 via the bus 3. I will go.
【００４９】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例ではキ
ーデータに従って開示したが、本発明はこれに限定され
るものではない。また、実施例ではバイパスデータを優
先するもので開示したが、本発明はこれに限定されるも
のではない。Although the illustrated embodiment has been described, the present invention is not limited to this. For example, although the embodiments have been disclosed according to the key data, the present invention is not limited to this. Further, although the embodiment has been disclosed in which the bypass data is prioritized, the present invention is not limited to this.
【００５０】[0050]
【発明の効果】以上説明したように、本発明によれば、
複数構成を採って接続バスを共有する構成を採る記憶制
御装置にあって、大容量のバス緩衝記憶機構と、それを
制御するための制御機構とが不要になることから、記憶
制御装置のハードウェア量の削減と制御機能の簡略化と
を実現できるようになる。As described above, according to the present invention,
In a storage control device having a plurality of configurations and sharing a connection bus, since a large-capacity bus buffer storage mechanism and a control mechanism for controlling it are not required, the hardware of the storage control device is reduced. It is possible to reduce the amount of wear and simplify the control function.
【図１】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.
【図２】本発明の適用可能な記憶制御装置のシステム構
成図である。FIG. 2 is a system configuration diagram of a storage control device to which the present invention is applicable.
【図３】本発明の一実施例である。FIG. 3 is an example of the present invention.
【図４】バス管理回路の回路構成の一実施例である。FIG. 4 is an example of a circuit configuration of a bus management circuit.
【図５】アクセス要求の設定処理の説明図である。FIG. 5 is an explanatory diagram of an access request setting process.
【図６】実施例の動作のタイムチャートである。FIG. 6 is a time chart of the operation of the embodiment.
１ 記憶制御装置 ２ 主記憶装置 ３ バス ４ リクエストポート ５ 優先順位選択手段 ６ タイミング生成手段 ７ 読出レジスタ手段 ８ 退避レジスタ手段 ９ 選択手段 １０ 表示手段 1 Storage Control Device 2 Main Storage Device 3 Bus 4 Request Port 5 Priority Selection Means 6 Timing Generation Means 7 Read Register Means 8 Evacuation Register Means 9 Selection Means 10 Display Means
Claims (3)
憶制御装置より構成されて、各記憶制御装置が、自装置
の管理範囲とする記憶データに対してのアクセス要求に
対して優先制御を実行しつつアクセスを行って、アクセ
スデータをアクセス要求元に転送していく構成を採る記
憶制御装置において、 他記憶制御装置から発行されたアクセス要求に対しての
アクセス処理に入るときに、禁止状態の表示に入って、
該他記憶制御装置へと接続するバスを共有する記憶制御
装置の台数により規定される時間の間、該禁止状態の表
示を保持する表示手段(10)を備え、 上記表示手段(10)が禁止状態を表示している間、該禁止
状態の表示先バスを使用することになるアクセス要求を
実行しないよう制御することを、 特徴とする記憶制御装置。1. A storage control device comprising a plurality of storage control devices connected to each other via a bus, wherein each storage control device gives priority control to an access request for storage data within the management range of its own device. In a storage control device that has a configuration in which access is performed while it is being executed and access data is transferred to the access request source, a prohibited state is entered when access processing for an access request issued from another storage control device is entered. Is displayed,
A display means (10) for holding the display of the prohibited state is provided for a time specified by the number of storage control apparatuses sharing a bus connected to the other storage control apparatus, and the display means (10) is prohibited. A storage controller characterized by controlling, while displaying a status, not to execute an access request that uses the display destination bus in the prohibited status.
ータと、他記憶制御装置に送出するアクセスデータのい
ずれか一方を優先してバスに送出する構成を採るととも
に、非優先のアクセスデータを一時的に保持する退避レ
ジスタ手段(8)を備える構成を採って、 転送経路として受け渡すアクセスデータと、他記憶制御
装置に送出するアクセスデータとの両者が衝突するとき
には、非優先のアクセスデータを上記退避レジスタ手段
(8) に一時的に退避させ、優先のアクセスデータの転送
処理後に保証されるバスの空き状態を利用して、この退
避させたアクセスデータをバスに送出していくよう処理
することを、 特徴とする記憶制御装置。2. The storage control device according to claim 1, wherein each storage control device preferentially sends to the bus either one of access data to be transferred as a transfer path and access data to be sent to another storage control device. In addition to adopting the configuration described above, a configuration including a save register means (8) for temporarily holding non-priority access data is used, and access data to be transferred as a transfer path and access data to be sent to another storage control device When both parties collide, the non-priority access data is transferred to the save register means.
(8) is temporarily saved, and processing is performed so that the saved access data is sent to the bus by utilizing the free state of the bus guaranteed after the transfer processing of the priority access data. Storage controller.
いて、 表示手段(10)は、アクセス要求元の記憶制御装置名と、
記憶制御装置間の接続状態を規定するシステム構成情報
とに従って表示処理を制御することを、 特徴とする記憶制御装置。3. The storage control device according to claim 1 or 2, wherein the display means (10) includes a storage control device name of an access request source,
A storage controller characterized by controlling display processing according to system configuration information that defines a connection state between the storage controllers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974792A JPH0628235A (en) | 1992-07-07 | 1992-07-07 | Storage controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17974792A JPH0628235A (en) | 1992-07-07 | 1992-07-07 | Storage controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628235A true JPH0628235A (en) | 1994-02-04 |
Family
ID=16071167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17974792A Withdrawn JPH0628235A (en) | 1992-07-07 | 1992-07-07 | Storage controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628235A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013186368A (en) * | 2012-03-09 | 2013-09-19 | Casio Comput Co Ltd | Musical sound generating device, program and musical sound generating method |
-
1992
- 1992-07-07 JP JP17974792A patent/JPH0628235A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013186368A (en) * | 2012-03-09 | 2013-09-19 | Casio Comput Co Ltd | Musical sound generating device, program and musical sound generating method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |